EDA技术与应用讲义 第4章 电子系统设计实践(一)EDA技术与应用讲义 第4章 电子系统设计实践(一).ppt

第4章 电子系统设计实践（一）EDA技术与应用 课程讲义 下一章 本章内容 4位加法计数器设计 8位数码管显示扫描电路设计 13分频器电路设计 4位加法计数器设计（一） --LIBARY IEEE; --USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT4 IS PORT ( CLK : IN BIT; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ); END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AMD CLK = 1 THEN Q = Q + 1; END IF; END PROCESS; END ARCHITECTURE bhv; 4位加法计数器设计（一）:图 4位加法计数器设计（二） LIBARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT402 IS PORT ( CLK : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END ENTITY CNT402; ARCHITECTURE bhv OF CNT402 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) BEGIN IF CLKEVENT AMD CLK = 1 THEN Q1 = Q1 + 1; END IF; -- Q = Q1; ??? END PROCESS; Q = Q1; END ARCHITECTURE bhv; 4位加法计数器设计（二）:图 4位加法计数器设计（三） LIBARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT ( CLK, RST, EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END ENTITY CNT10; ARCHITECTURE bhv OF CNT10 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI: STD_LOGIC_VECTOR( 3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0 ); ELSIF CLKEVENT AMD CLK = 1 THEN IF EN = 1 THEN IF CQI 9 THEN CQI := CQI + 1; ELSE CQI := (OTHERS =0 ); END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1 ; ELSE COUT = 0; END IF; CQ = CQI END PROCESS; END ARCHITECTURE bhv; 4位加法计数器设计（三）:图 8位数码管显示扫描电路设计 8位数码管显示扫描电路设计 端口定义 LIBARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY scan_led IS PORT ( CLK : IN STD_LOGIC; SG : OUT STD_LOGIC_VECTOR ( 6 DOWNTO 0 ); -- segment contro