VHDL考试复习精析VHDL考试复习精析.pdf

VHDL考试复习要点精析 按照惯例，这里应该是版权声明。但区区几页，声明版权未免小题大作加讨人嫌。因此，只作如下说明： （ ）本文档只是个人总结，由于本人水平有限，错误与纰漏至之处在所难免，若有疑问，请自己查阅 1 专业书籍，本文档作者不再打算更新； （ ）此文档主要目标是面向考试复习，或者是一个基本知识概括总结，想要详细了解 程序设计 2 VHDL 或者打算学习VHDL语言的朋友请参考相关的专门书籍； （ ）大牛止步，愤青灭杀！！！ 3 1、top-down的设计方法 所谓自顶向下的设计过程是指从系统的硬件的高层次抽象描述向底层物理描述的一些列转 换过程。 在EDA设计中，自顶向下的设计过程体现为：功能级、行为级描述——寄存器级描述——逻辑 综合——物理实现四个阶段。 VHDL程序设计就是用来描述EDA自顶向下的设计流程中得第一和第二个阶段的编程语言。 各阶段使用的工具和得到的成果如下表所示： 阶段 工具 得到的结果 功能级、行为级描述 VHDL编程工具 VHDL源程序 寄存器级描述 VHDL编程工具 VHDL源程序 逻辑综合 逻辑综合工具 网表或电路图 物理实现 FPGA/CPLD、ASIC 产品 优点有二： （1）四个阶段都可以进行仿真，可以最大程度的降低出错的机会； （2）自动化，加快开发效率。 三核概念： 软核：对应于EDA芯片设计的第二个阶段，即寄存器级描述的结果，且要求经过了 RTL级 仿真。 固核：对应于EDA芯片设计的第四个阶段的FPGA实物验证的设计结果。 硬核：对应于EDA芯片设计的第四个阶段的ASIC实物验证的设计结果。 2、VHDL程序结构 一个完整 的 VHDL 程序主要包 括以下几个部分 ：实体（ENTITY ）、构造 体 （ARCHITECTURE）、配置 （CONFIGURATION ）、程序包 （PACKAGE）、库 （LIBRARY ） 五个部分。其中实体和结构体是不可或缺的。 实体：描述设计单元的外围接口信号和内部参数； 构造体：描述设计单元的内部结构和逻辑行为； 配置：为设计单元从多个构造体中选择合适的构造体或从库中选取合适的元件； 程序包：存放格设计模块都能共享的数据类型、常数和子程序等； 库：存放已经编译了的元件和程序包，以便在设计单元中使用； 实体说明部分的语法结构如下： Entity entity_name is [类属参数说明] [端口说明] End entity entity_name; 类属参数说明不作要求，端口说明的语法如下： Port(端口名,...,端口名:方向 数据类型 ; 端口名,...,端口名:方向 数据类型); 注意最后一个分号的位置。 端口方向说明如下表所示： in 输入端口，在设计单元内部只可读，而不能对其赋值 out 输出端口，在设计单元内部只可写，不可作输入信号处理 inout 双向断口，在设计单元即可读，也可写，但不能同时进行 buffer 缓冲输出端口，可反馈至设计单元内部作为输入信号，故可读可写 端口中使用的数据类型，即可以是VHDL的标准数据类型，也可以是用户自定义的数据类 型。常用的标准数据类型如下表所示： 数据类型 关键字 含义及取值范围 位 bit 逻辑 0 或 1 位矢量 bit_vector 一连串的逻辑 0 或 1 整数 integer