基于FPGA与88E1111的千兆以太网设计基于FPGA与88E1111的千兆以太网设计.pdf

基于 FPGA 与 88E1111的千兆以太网设计 转自XILINX 电子创新网 随着通信技术的发展 ，千兆以太网因在传输中具备高带宽和高速率的特点 ，成为高速 传输设备的首选。基于 Xilinx FPGA 的嵌入式系统设计整合了一系列的知识产权(IP)核使其 功能强大 ，从而使得利用 FPGA 进行嵌入式串行千兆以太网开发成为可能。 本设计使用 Xilinx 公司 65 nm工艺级别的Virtex5 FXT 系列芯片 ，满足嵌入式系统设 计所应具备的高性能、高密度、低功耗和低成本的要求。V5 HardTEMAC模块提供了专用 的以太网功能 ，并通过 FPGA 内部高速串行收发器 GTX 和 Marvell公司的 88E1111物理 层接口芯片相连 ，完成串行千兆以太网的接口功能。物理层接口芯片支持 MII、GMII、RGMII 和 SGMII 四种以太网接口模式。相对 GMII 接口而言 ，SGMII 接口的I/O端口数目少 ，便 于 PCB布线 ，并且数据信号以差分对的形式出现 ，有利于保证信号完整性[1]。 本文将 FPGA 内嵌 PowerPC硬核处理器、Xilinx 精简嵌入式操作系统 Xilkernel ，以及 相应的外设 IP Core相结合 ，完成嵌入式串行千兆以太网的设计。 1 总体设计 系统硬件平台中选用 Xilinx 公司的Virtex5 FX70t 作为主控芯片 ，它集成了 PowerPC440处理器模块和高速 RocketIO GTX 收发器。 外部存储器采用 Micron公司的 128M×16位 DDRSDRAM芯片 MT47H128M16HG 31T ，为程序运行提供空间。 在网络芯片方面有两种方案可供选择 ，即单物理层芯片方案和物理层加 MAC层集成于 同一芯片方案[2]。PHY 加 MAC 于一体的方案易于编程 ，但不利于控制 ，基于这方面的考 虑 ，采用 Marvell公司的 88E1111单物理层接口芯片作为解决方案 ，该芯片支持 10BASET、 100BASETX和 1000BASET 以太网协议。本系统硬件由Virtex5 FX70t芯片、88E1111 PHY 芯片、DDRII 芯片、8个拨码开关(8DIPS)、8个 LED灯和 RJ45接口构成 ，其连接框图如 图 1所示。 图 1 系统硬件连接框图 串行千兆以太网设计中 ，需使用 FPGA 内部 RocketIO GTX 收发器完成 SGMII 链路的 建立。RocketIO GTX 是集成在 Virtex5 FX70t 芯片中灵活的、功能可配置的千兆位级串行 收发器 ，支持 750 Mbps～6.5 Gbps 的数据传输速率 ，满足千兆以太网系统设计中数据传 输速率的要求。本设计通过在 FPGA 中例化 EMAC硬核 ，并将相应的 FPGA端口和外部 PHY 芯片 88E1111相连完成 SGMII 链路的建立。SGMII 接口使用全双工模式 ，有收发两个独 立的通道 ，每个通道使用一对差分信号线 ，采用无时钟信号模式 ，RocketIO GTX 收发器从 串行数据中恢复时钟用于差分数据的发送与接收 ，SGMII 接口实现框图如图 2所示。 图 2 SGMII 接口实现框图 本系统基于 Xilinx 公司嵌入式系统开发工具 EDK12.3完成软硬件协同设计。EDK12.3 由XPS (Xilinx Platform Studio)、SDK(Software Development Kit)等组成。设计时需在 XPS环境下添加所需的 IP核 ，生成硬件系统框架 ，并添加相应的引脚约束和时序约束 ，然 后调用 Platgen生成嵌入式系统硬件部分的网表(.NGC)文件和比特(.bit)文件 ，并通过软件 描述文件(.MSS文件)来设置系统软件配置 ；接着将硬件设计导入到 SDK 中 ，并在 SDK 中 生成各个外设的驱动层和库 ，设置相应软件的操作系统、库、外设驱动的属性 ，添加应用软 件项目并编写应用软件 ；最后 ，调用处理器对应的编译器编译软件并和硬件可执行文件合成 后 ，生成最终的二进制比特文件 ，下载到目标板进行系统调试[3]。 2 PowerPC 的硬件设计 设计中采用的 FPGA 内嵌硬核处理器 PowerPC440属于 32位精简指令集嵌入式处理 器 ，它采用扩展型