VLSI电路可测性设计技术及其应用综述.pdf

VLSI电路可测性设计技术及其应用综述 成 立，王振宇，高 平，祝 俊 （江苏大学电气与信息工程学院，江苏 镇江，212013） 摘要：综述了超大规模集成电路的几种主要的可测试性设计技术，如扫描路径法、内建自测试法和 边界扫描法等，并分析比较了这几种设计技术各自的特点及其应用方法和策略。 关键词：VLSI；可测试性设计；内建自测试；自动测试设备；应用前景 中图分类号： TN407 文献标识码：A 文章编号：1003-353X(2004)05-0020-05 （ 212013, China） Abstract: these 3 solutions are analysed and compared in details. Key words:VLSI; DFT; BIST; ATE; application prospect 是可控制性和可观测性。所谓可控制性，指为能检 1 引言 测出目的故障或缺陷，可否方便和容易地施加测试 数字电路是由超大规模集成电路（VLSI）构 向量输入。例如，在测试时序电路芯片的情况下， 成的。VLSI芯片不但构造精细、集成度高 （特 欲施加检测故障的输入信号不太容易，那么就说它 别是CMOS/BiCMOS芯片），而且经过许多道工 的可控制性不佳。所谓可观测性，系指测试结果是 艺流程制作而成，因此难免存在着缺陷和/或故 否易于被观察。同样在测试时序电路的情况下，测 障，从而产生工作不正常的现象。所以检测VLSI 试结果难以显示到输出屏幕上，因而说其可观测性 芯片工作正常与否，对于生产厂商和用户都是极 不好。DFT方案可说是提高可控制性和可观测性的 [1~3] 其重要的 。随着VLSI芯片向深亚微米、特大 设计技术。该项技术有诸多种方案，以下仅介绍其 规模集成电路 （ULSI）和高密度方向发展，进行 中三种主要的方案。 测试所需费用也越来越昂贵，但如果不进行某种可 2 三种主要的 DFT方案 测试性设计 （DFT），那么测试并制作VLSI成品 将是不可能的。解决这一问题的方案是如何以较低 2.1扫描路径法 [4-7] 的测试成本换来VLSI的成功研制 ，这正是本文 2.1.1方法概述 所要讨论的主题。 扫描路径法是一种时序电路芯片的DFT方案， 工程中表示测试方案是否易于实现的主要参数 它将多路扫描器插入到各个触发器 （FF）的输入 基金项目 ：江苏省高校自然科学研究基金 端，在测试模式下将各个FF构造成移位寄存器形 （02KJB510005） 式，以便进行测试输入的设定和测试结果的观测， 二OO四年五月 20 半导体技术第29卷第5期 而测试生成以组合电路为对象进行即可。 XSS…S）=（AA…ABB…B）施加给N。 n 1 2 r 1 2 n 1 2 r 0 2.1.2测试步骤 （3）锁存测试结果 设置C=0为通常工作模 将图1(a)时序电路的FF部分变更成图1(b)所示 式，在观测 （ZZ…Z）的同时，一个时钟接着