《数字电路与逻辑设计》实验报告一 实验内容二 实验目的三 实验.pdf

《数字电路与逻辑设计》实验报告 学生姓名： 学号： 所在班级： 实验日期： 分数： 指导教师： 一、实验内容 时序逻辑电路的 Verilog HDL 设计。 二、实验目的 1. 熟悉Xilinx Spartan-3E Field Programmable Gate Array 开发系统和ISE14.1 软件、Adept 软件的操作； 2. 熟悉FPGA 编程环境及实验流程； 3. 掌握Verilog HDL 的编程方法。 三、实验所用组件 Basys2 开发板（芯片为XC3S100E ，封装为CP132 ） 1 套。 四、实验要求 1. 单脉冲发生器（必选） 用与非门设计一个单脉冲发生器，电路结构框图如图1 所示。 X1 单脉冲 Z 发生器 X2 图1 单脉冲发生器电路结构图 该电路有两个输入端X 、X 和一个输出端Z 。X 接时钟脉冲源，X 接手动 1 2 2 1 控制按钮。当不按下按钮（X =0 ）时，X 端的脉冲被封锁，输出Z 为0 ，无脉 1 2 冲输出；当按下按钮并释放（X1 由0→1 再由 1→0）之后，输入端X2 出现的第 一个完整脉冲被送至输出端Z ，即用手启动一次，输出一个完整脉冲。电路规定 每启动一次，必须在输出一个完整脉冲后才可再次启动。 具体要求： （1）给出原始流程表，化简原始流程表，状态编码，确定激励函数和输出 函数表达式，并画出逻辑电路图； （2 ）用Verilog DHL 描述所设计的电路图 （采用结构级描述），将之下载到 Basys2 开发板中，并进行验证。 《数字电路与逻辑设计》实验报告 学生姓名： 学号： 所在班级： 2. 脉冲异步计数器（必选） 分析如图2 所示的脉冲异步计数器电路，完成如下内容： （1） 说明该计数器的模是多少？ （2 ） 用Verilog DHL 实现该脉冲异步计数器（采用结构级描述），将之下载 到Basys2 开发板中，并进行验证。 图2 脉冲异步计数器电路 3. D 触发器（可选） 设计一个D 触发器，其结构框图如图3 所示。该D 触发器时钟端为CP ，数 据输入端为D ，为上升沿触发，触发器无空翻；该D 触发器有直接置0 端 和 R D 直接置1 端 （均为低电平有效）。 S D 具体要求： （1）做出原始流程表，化简原始流程表，状态编码，确定激励函数和输出 函数表达式，并画出该D 触发器的逻辑电路图； （2 ）用Verilog HDL 设计描述你所设计的电路 （采用结构级描述），将之下 载到Basys2 开发板中，并进行验证。