EDA(第四章)4.3.ppt

8位奇校验电路仿真结果： 例：用while…loop语句描述的8位奇偶校验电路 ENTITY mux IS PORT (d0,d1,sel : IN BIT; q : OUT BIT ); END mux; ? ARCHITECTURE one OF mux IS BEGIN cale:PROCESS(d0,d1,sel) VARIABLE temp1,temp2,temp3: BIT; BEGIN temp1:=d0 AND sel; temp2:=d1 AND (NOT sel); temp3:=temp1 OR temp2; q = temp3; END PROCESS; END one ; ENTITY mux IS PORT (d0,d1,sel : IN BIT; q : OUT BIT ); END mux; ARCHITECTURE connect OF mux IS SIGANL temp1,temp2,temp3:BIT; BEGIN cale: BLOCK BEGIN temp1:= d0 AND sel; temp2:= d1 AND (NOT sel); temp3:= temp1 OR temp2; END BLOCK cale; END connect ; 三、并行信号赋值语句 包括三种： 1.简单并行信号赋值； 2.条件信号赋值； 3.选择信号赋值。 共同特点： 1、赋值目标必须是信号，与其它并行语句同 时执行，与书写顺序无关。 2、每一信号赋值语句等效于一个进程语句。 所有输入信号的变化都将启动该语句的执行。 条件信号赋值语句与进程中的多选择 if 语句等价： 选择信号赋值语句与进程中的 case 语句等价： process(a, b) begin y= a and b; end process; process begin y= a and b; wait on a, b; end process; 例：以下两种描述是完全等价的 敏感信号量列表和 wait 语句只能选其一，两者不能同时使用。 二选一电路 例如： 下面用多种方法举一个应用示例，如下面电路： library ieee; use ieee.std_logic_1164.all; entity exam1 is port (a,b : in std_logic; c,d : out std_logic); end exam1; architecture m1 of exam1 is begin c=a and b; d=a or b ; end m1; 方法一： architecture m2 of exam1 is begin end m2; 方法二： process（a，b） begin c=a and b; d= a or b ; end process; architecture m3 of exam1 is begin d1:process(a,b) begin c=a and b; end process D1; d2:process(a,b) begin d= a or b ; end process D2; end m3; 方法三： a) 在一个结构体当中可以有多个Process 语句； b) Process 语句是同时执行的并行语句； c)但是Process内的语句却是顺序执行的顺序语句； d)