2010EDA-b期末卷.doc

《EDA技术》 课程试卷 第  PAGE 4 页 （共  NUMPAGES 4 页） 装订线 -- 南京师范大学2010-2011学年 第1学期 电气与自动化工程 学院 电气工程及其自动化 专业 《EDA技术》课程期末试卷（B） 学院： 专业： 班 级： 学号： 姓名： 任课教师： 周百新 题号一二三总分得分 得分 一、简答题 （每小题10分 ，共40分） 得分1.EDA和FPGA的中文含义分别是什么？ QuartusⅡ EDA开发软件 是哪个公司的？ 得分2.说明下列各语句的功能： B= x1 +1； a(3 downto 0) = y(4 downto 1) ； P ：＝ S2 ； D (1 TO 4) :=1011； F= not A and B or C ； 得分 3. 画出与下面实体描述对应的原理图符号： ENTITY t1_3 IS PORT( s ： IN STD_LOGIC ; A： in bit ; y： OUT STD_LOGIC_VECTOR( 2 DOWNTO 0); u： OUT STD_LOGIC); END t1_3; 得分4. 写出与下面原理图符号对应的VHDL语言描述的实体程序，其中输入CLK和CR、D[3..0] 均为标准逻辑类型，输出Y[3..0]为整型、Z为布尔型。 JUQ Y[3..0] D[7..0] CR CLK Z 得分 二. 分析题 (每小题10分 ,共40分) 如图所示为某电路的功能仿真波形,试说明各端口的方向（输入、输出）及功能。 得分 2. 在图中合适的位置打点，实现函数: 得分 得分3．分析下面VHDL程序结构体的功能，列出真值表。 architecture behavioural of t2_3 is signal s: std_logic_vector(1 downto 0); begin s=s1s0; process(s,a,b,c,d) begin case s is when 00 = y=a; when 01 = y=b ; when 10 = y=c; when 11 = y=d; when others=null; end case; end process ; end behavioural; 4. 下述VHDL语言程序中描述的D触发器具有异步复位和置位功能，试将其改为同步复位、异步置位(只写出修改部分)。 得分LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY ASYNDCFQ IS PORT(CLK，D，SET，RESET：IN STD_LOGIC； Q：OUT STD_LOGIC)； END ENTITY ASYNDCFQ； ARCHITECTURE ART OF ASYNDCFQ IS BEGIN PROCESS(CLK，SET，RESET) IS BEGIN IF (SET=‘0’) THEN Q=1； ELSIF (RESET=0) THEN Q=0； ELSIF (CLKEVENT AND CLK=‘1’) THEN Q=D； END IF； END PROCESS； END ARCHITECTURE ART； 得分 得分三. 设计题 (每小题10分 , 共20分) 得分逻辑电路如图3-1所示,试用VHDL语言设计该电路，方法不限。 =1 a b c d y 图3-1 ENTITY t3-1 IS PORT ( a,b,c,d : IN BIT； y: OUT BIT )； END t3-1； ARCHITECTURE behav OF t3_1 IS 2. 试完成下述VHDL语言程序，使之成为一个8位二进制减法计数器。 得分LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY COUNT8 IS PORT( CP： IN