定时的时序电路二进制计数器二-十进制计数器M进制计数器加法.PPT

在日常生活中，我们常常用到各式各样的计数器，那这些显示电路是如何设计与制作的呢？ 本项目是在数码显示电路的基础上，要求同学们能设计出一个能从0显示到9的计数电路或者从9到0的倒计数电路。 能选择和使用计数、显示器件。（74LS191或74LS160) 能分析、设计和制作典型的计数电路。 分析和仿真典型的加法计数电路和减法计数电路。 编写文档记录常用集成逻辑门电路的学习过程和测试结果。相互交流和学习。 ① 异步清零。 任意进制计数器的构成方法 1. MN的情况 a. 置零法： 注：由于清零信号随着计数器被清零而立即消失，其持续的时间很短，有时触发器可能来不及动作（复位），清零信号已经过时，导致电路误动作，故置零法的电路工作可靠性低。为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图所示。 b. 置数法： 小结 【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。 【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。 【例】试利用置零法和置数法由两片74LS161构成53进制加法计数器。 （74LS160）同步置数7进制仿真电路图 本项目结束 ①选定循环初态Si，确定i，写i=（ ）2，→D3D2D1D0 ②判定循环末态Si+M-1 ③写i+M-1=（ ）2，将Si+M-1 全部Q为1的端相与非→ 同步预置数法 : 【例】用74161实现10进制计数器。 (2) 置数法（i=1）， CLK 计数输入 1 1 进位输出 1 Q 0 Q 1 Q 2 Q 3 EP CLK 74161 ET R D LD C D 0 D 1 D 2 D 3 M=12，在SM+i-1=S12=1100处反馈置1。 【例】用74161实现12进制计数器。 (2’) 置数法（i=3）， CLK 计数输入 1 1 进位输出 1 Q 0 Q 1 Q 2 Q 3 EP CLK 74161 ET R D LD C D 0 D 1 D 2 D 3 M=12，在SM+i-1=S14=1110处反馈置1。 任务实施2 常用TTL计数器 基本要求： 掌握74160、 74161各管脚的功能； 掌握用74160 、74161实现不同进制的方法。 加法计数芯片 74LS161、 74LS160的联级 跟我学 （1）M=M1?M2，即M分解为M1 ×M2 ，可采用串行进位方式/并行进位方式。（以两片级联为例） 串行进位方式 : 以低位片的进位输出信号作为高位片的时 钟输入信号。两片始终同时处于计数状态. 并行进位方式 : 以低位片的进位输出信号作为高位片的控 制信号（使能），两片的CLK同时接计数输入。 整体清0方式 整体置数方式 串行进位方式 并行进位方式 如果要求实现的进制M超过单片计数器的计数范围时， 必须将多片计数器级联，才能实现M进制计数器。 2. MN的情况 （2）当M为素数时，不能分解为M1和M2，采用整体清0/整体置数方式。 首先将两片N进制计数器按串行进位方式或并行进位方式联成N×N M 进制计数器，再按照MN的置零法和置数法构成M进制计数器。此方法适合任何M进制（可分解和不可分解）计数器的构成。 【例】用74160实现100进制计数器。 (1) 并行进位，M=100=10*10。 CLK 计数输入 进位输出 1 1 1 C Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 【例】用74160实现100进制计数器。 (2) 串行进位，M=100=10*10。 CLK 计数输入 ？ 思考： 为什么进位端要加一个反相器？ 不加会有什么结果？ 1 1 1 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 1 C 为什么进位端要加一个反相器？不加会有什么结果？ 【例】用74160实现24进制计数器。 整体置零法 进位输出CO M=24，在SM=S24=0010 0100 处反馈清零。 CLK 计数输入 1 Q 0 Q 1 Q 2 Q 3 EP CLK 74160 ET R D LD C D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 EP CLK 741