Verilog-HDL中的语句进阶.doc

有限状态机设计: 用状态机设计一个二进制序列检测器，其功能是检测一个4位二进制序列“1111”，即输入序列中如果有4个或4个以上连续的“1”出现，输出为1，其它情况下，输出为0。 其输入输出如下所示： 输入x：000 101 010 110 111 101 111 110 101 输出z：000 000 000 000 000 100 001 110 000 module fsm_seq(x,z,clk,reset,state); input x,clk,reset; output z; output [2:0] state; reg [2:0] state; reg z; parameter s0=d0,s1=d1,s2=d2,s3=d3,s4=d4; always @(posedge clk) begin if(reset) begin state=s0;z=0; end else casex(state) s0: begin if(x==0) begin state=s0; z=0; end else begin state=s1; z=0; end end s1: begin if(x==0) begin state=s0; z=0; end else begin state=s2; z=0; end end s2: begin if(x==0) begin state=s0; z=0; end else begin state=s3; z=0; end end s3: begin if(x==0) begin state=s0; z=0; end else begin state=s4; z=1; end end s4: begin if(x==0) begin state=s0; z=0; end else begin state=s4; z=1; end end default: state=s0; endcase end endmodule 算法状态机图ASM 设计一个带异步复位的4位二进制计数器，计数器有三个输入信号，分别是reset、clk和up_down，输出信号count为二进制数。 1.当reset为高电平时，输出信号count等于0； 2.当reset为低电平、输入控制信号up_down为高电平时，每遇到一个输入时钟信号clk，计数器就加1. 3.当reset为低电平、输入控制信号up_down为低电平时，每遇到一个输入时钟信号clk，计数器就减1. module up_down_count(clk, reset, up_down, count); input clk, reset, up_down; outpt [3:0] count; reg [3:0] count; always @( posedge clk or posedge reset) if(reset) count=4’d0; else if (up_down==1) count=count+1; else if(up_down==0) count=count+1; endmodule 层次化设计 描述一个含有三个模块的电路，如下图: 顶层程序： module top(a, b, c, d, e, f, clk ,q); input a, b, c, d, e ,f; ouptut q; wire s1,s2; add_3 G1(.x1(a),.x2(b),.x3(c),.y(s1)); //模块例化 or_3 G2(.x1(d),.x2(e),.x3(f),.y(s2)); xorddf G3 (.x1(s1),.x2(s2),.x3(clk),.y(q)); endmodule 模块and_3： module add_3(x1,x2,x3,y); input x1,x2,x3; output y; assign y=(x1x2)x3; endmodule 模块or_3： module or_3(x1,x2,x3,y); input x1,x2,x3; output y; as