实验5_利用计数器设计多功能数字钟161华科数字电路课件[精品].ppt

* 3.译码显示电路的构成 公共限流电阻 * 五、实验注意事项 1．电源 （VDD=＋5V、VSS=地） 核对无误，再接入！ 2．输出端切忌短路、线与！ 3．CMOS电路多余输入端 —— 不能悬空 4．电路图一定要标上芯片引脚号 5．芯片管脚图 6. CMOS电路驱动TTL电路的能力有限。 * CD40161 MC14161 MC14011 CD4011 MC14511 CD4511 见389页 芯片管脚图 * 返回 电子线路设计与测试 2010年11月 计数、译码、显示与简易数字钟 * * 一、实验目的 掌握译码、显示电路的构成及使用方法； 进一步熟悉计数器输出波形的测试方法； 掌握40161的逻辑功能及使用方法； 学习数字电路系统设计、组装与调试的方法。 * * 二、实验任务： 已知条件 1Hz信号由555构成的多谐振荡器产生 1KHz信号由信号源产生，并经二分频产生500Hz信号 基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间自定； * 三、数字钟设计分析-功能框图 数字钟电路系统由主体电路和扩展电路两大部分所组成 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“24进制”规律计数 计数器的输出经译码器送显示器 * 基本功能数字钟模块划分（计数部分） * 时分秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 * 三、计数器40161的逻辑功能及其应用 4位二进制同步加(递增)计数器 表5.18.4 CC40161功能表 1. 40161的逻辑功能: 清零 使能 数据输入置数 进位 置数 ET=ETTETP CO=Q3Q2Q1Q0 ET CP 操作状态 0 x x x 异步清零 1 0 ? x 同步预置 1 1 ? 0 保持 1 1 ? 1 计数 * 1. 40161的时序波形图 * 2. 构成任意进制计数器的方法 利用同步预置?清零 利用异步清零 优点： 清零可靠 输出没有毛刺 * 3. 构成多位计数器的级联方法 串行进位（异步） 优点：简单； 缺点：速度较慢 六十进制计数器: 出现竞争冒险的可能性较大 * 六十进制计数器 并行进位（同步） 优点：速度较快； 缺点：较复杂。 3. 构成多位计数器的级联方法 * 1. 振荡器的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。 如图所示为电子手表集成电路（如5C702）中的晶体振荡器电路，常取晶振的频率为32768Hz，因其内部有15级2分频集成电路，所以输出端正好可得到1Hz的标准脉冲 * 1. 振荡器的设计 如果精度要求不高也可以采用第二章介绍的由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器。这里设振荡频率fo =103Hz * 2. 分频器的设计 分频器的功能主要有两个 产生标准秒脉冲信号 提供功能扩展电路所需要的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等 选用3片中规模集成电路计数器74LS90可以完成上述功能 因每片为1/10分频，3片级联则可获得所需要的频率信号 即第1片的Q0端输出频率为500Hz，第2片的Q3端输出为10Hz，第3片的Q3端输出为1Hz * 3. 时分秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 用两片74LS161分别做作十位计数器（六进制）和个位计数器（十进制），再将它们级联组成模数M=60的计数器 时计数器是一个“24翻1”的特殊进制计数器 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒，实现日常生活中习惯用的计时规律 * 4. 校时电路的设计