触发器与时序逻辑电路基本要求1理解R.docVIP

第11章 触发器与时序逻辑电路 一、基本要求 1、理解R-S触发器、J-K触发器和D触发器的逻辑功能； 2、掌握触发器构成的时序电路的分析,并了解其设计方法； 3、理解计数器和寄存器的概念和功能，并掌握它们的分析和使用方法； 二、阅读指导 1．时序逻辑电路的特点 时序电路在逻辑关系上的特点是，任一时刻的输出信号的状态，不仅取决于该时刻的输入信号的状态，还取决于该时刻之前的电路原来的状态，即时序电路的输出信号的状态还和该时刻之前的输入信号及输出信号的状态有关。 时序电路在电路结构上的特点是，构成时序电路必须有具有记忆功能的触发器或存储电路，用来“记住”电路原来的状态。 构成时序电路的单元电路（可以是触发器也可以是中规模集成时序电路，如计数器等）的状态变化，是在同一时钟脉冲信号作用下发生的，为同步时序电路；若状态变化不是在同一时钟脉冲信号作用下发生的，则为异步时序电路。 触发器是组成时序电路的重要单元电路。 2．触发器 触发器是一种具有存储二值信号（0或1）的基本单元电路，它能够把二值信号，算术运算和逻辑运算的结果保存下来。 触发器按照电路结构的不同，分成基本RS触发器，门控触发器，主从触发器和边沿触发器。边沿触发器中有维持阻塞触发器，负边沿触发器和CMOS传输门构成的触发器。 同一种逻辑功能的触发器，可以由不同的电路结构来构成。某一种电路结构，可以做成不同功能的触发器。不可把电路结构和逻辑功能混同起来。例如，主从JK触发器就表明了该触发器的电路结构为主从型，逻辑功能为JK触发器的功能。 （1）R—S触发器 包括基本R-S触发器和可控R-S触发器。 （ⅰ）基本R-S触发器：基本R-S触发器由两个与非门或者或非门交叉连接而成。其逻辑符号如图11.1所示，图中为复位（清“0”）端，为置位（置“1”）端，均为低电平有效（图中用小圆圈表示）。 基本R-S触发器的状态表如表11.1所示。其中Qn，Qn+1分别表示触发器的现态和次态。 特性方程为 Qn+1=+Qn += 1（约束条件） 波形图：基本R-S触发器的波形图如图11.2所示。 （ⅱ）可控R—S触发器：又称同步R—S触发器或钟控R—S触发器。其逻辑符号如图11.3所示。工作状态是由时钟信号和输入信号共同确定的。时钟信号控制翻转时间，而输入信号R，S的取值决定Q的状态。 图11.1 图11.2 图11.3 图11.4 状态表：如表11.2所示。 特性方程为 Qn+1=S+Qn | C=1期间 RS= 0（约束条件） 波形图如图11.4所示(设Q初态为“0”)。该触发器是集成触发器发展过程的中间产物，很少单独使用。 (2) 维持阻塞D触发器：简称D触发器。其逻辑符号如图11.5所示。该触发器在C脉冲上升沿翻转。 状态表如表11.3所示。 特性方程为 Qn+1=D|C上升沿 波形图，D触发器的波形图如图11.6所示（设Q初态为“0”）。 图11.5 图11.6 (3)主从J—K触发器：简称J—K触发器。其逻辑符号如图11.7所示。时钟C端加小圆圈，表示C脉冲下降沿触发翻转。状态表如表11.4所示。可归纳如下： JK=00——状态不变； JK=10(或01)——与J相同； JK=11——次态取非(连续翻转)。 特性方程为 Qn+1=Jn+Qn|C下降沿 波形图如图11.8所示(设Q初态为“0”)。 图11.7 图11.8 目前使用的J—K触发器均为边沿触发型。 (4)触发器逻辑功能的转换：仅举三例。 (i)J—K触发器转换为D触发器：图11.9所示为J—K触发器转换为D触发器的逻辑图。其状态表如表11.5所示。特性方程为 Qn+1=Dn 图11.9 表11.5 Dn Qn+1 0 0 1 1 (ⅱ)J—K触发器转换为T触发器：T触发器即计数触发器，转换逻辑图如图11.10所示。表11.6为T触发器的状态表。特性方程为 Qn+1＝Tn+Qn (ⅲ)D触发器转换为触发器：如果将D触发器的D端和Q端相连，就转换