第3章 Verilog设计入门精品.ppt

习 题 左边是举重比赛时的裁判判决结果，试用VerilogHDL语言描述出能实现此功能的逻辑电路图。 用case语句描述左边的逻辑电路图。 习 题 3-7 3-6 习 题 3-13 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 1. 半加器描述 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 2. 全加器描述 对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路称为全加器。由此可知，全加器有三个输入端，二个输出端。 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 2. 全加器顶层文件设计和例化语句 原件例化就是引入一种连接关系，将预先设计好的设计模块定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中指定端口相连接，从而为当前设计实体引进一个新的、第一层次的设计层次。 例3-10中，当前设计实体模块相当于一个较大的电路系统，所定义的元件相当于一个要插在这个电路板上的芯片，而当前设计实体模块中指定的端口则相当于这块电路板上准备接受此芯片的一个插座。 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 2. 全加器顶层文件设计和例化语句 此句的功能就是描述某一元件与外部连线或其它元件连接的情况。h_adder 是带调用的元件名，它就是已存盘的，如例3-7或3-8描述的半加器的文件名或模块名； u2是用户在此特定情况下调用元件h_adder而取的名字，也就是例化名。 .a(e)表示图3-8的第二个半加器的输入端口a与外部的连线e相接。 括号内、外分别对应外部、内部接口。 此外，端口关联法允许某些或某个端口不接，即连接表述不写上去。对此，若是输入口，综合后是高阻态；若是输出口，则为断开。 这是位置关联法。所谓关联，就是以位置的对应关系连接相应的端口。 H_adder (a, b, so, co) 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 3. 8位加法器描述 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 3. 8位加法器描述 3.1 组合电路的Verilog描述 3.1.5 加法器及其Verilog描述 3. 8位加法器描述 3.2 时序模块及其Verilog表述 3.2.1 边沿触发型触发器及其Verilog表述 3.2 时序模块及其Verilog表述 3.2.1 边沿触发型触发器及其Verilog表述 posedge CLK:对时钟信号CLK的上升沿敏感的敏感变量或敏感表达。当输入信号CLK出现一个上升沿时，posedge CLK将启动过程语句。 在Verilog中凡是边沿触发性质的时序元件必须使用始终边沿敏感表达（如posedge CLK）,而不用此表述产生的时序电路都是电平敏感性时序电路。 3.2 时序模块及其Verilog表述 3.2.2 电平触发型锁存器及其Verilog表述 3.2 时序模块及其Verilog表述 3.2.2 电平触发型锁存器及其Verilog表述 在条件语句中有意不把所有可能的条件对应的操作表述出来，只列出满足某部分条件下完成某任务，而不交代当不满足此条件或其他条件时，程序该如何操作。如3-14中，当CLK不满足=1条件时，程序有意不做交代（没有else语句），从而是综合器解释为不满足条件时不做赋值，而保持原数据于Q。 3.2 时序模块及其Verilog表述 3.2.3 含异步复位/时钟使能型触发器及其Verilog表述 时钟使能信号EN=1时，始终上升沿才有效。 只要RST=0，此D触发器的输出端即刻被清零，与时钟状态无关。 3.2 时序模块及其Verilog表述 3.2.3 含异步复位/时钟使能型触发器及其Verilog表述 3.2 时序模块及其Verilog表述 3.2.4 同步复位型触发器及其Verilog表述 这是一个含同步清0的D触发器电路，它在输入端D处加了一个2选一多路选择器。工作时，当RST=1时，选通“1”端的数据0进入D输入端，如果这时CLK有一个上升沿，便将此0送往输出端Q，这就实现了同步清0的功能。 当RST=0时，则选通“0”端的数据D进入触发器的D输入端。这时的电路如同一个普通D触发器。 3.2 时序模块及其Verilog表述 3.2.4 同步复位型触发器及其Verilog表述 可以删除 3.2 时序模块及其Verilog表述 3.2.5 异步复位型锁存器及其V