数字逻辑单元设计课件.ppt

第4章　数字逻辑单元设计-FIFO设计 先进先出的对列FIFO在数字系统设计中有着非常重要的 应用，它经常用来对付时间不同步情况下的数据操作问 题，在这里通过VHDL语言进行了描述。但在实际的PLD 设计时，设计者可以很方便的使用EDA厂商提供的IP核自 动生成FIFO，而无须用VHDL语言进行复杂的原理描述。 FIFO和RAM有很多相同的地方，唯一不同的是，FIFO 的操作没有地址，而只有内部的指针，保证数据在FIFO中 先入先出顺序的正确性。FIFO一般由下列单元：存储单 元，写指针，读指针、满、空标志和读写控制信号等构成。 　　在时序电路中，对时钟信号的驱动方法有如下几种描述方式： 　 1）进程的敏感信号是时钟信号，在进程内部用if 语句描述时钟的边沿条件。 　【例6-16】时钟信号的if描述 process (clock_signal) begin if (clock_edge_condition) then signal_out = signal_in ; ┇ 其它时序语句 ┇ end if ; end process ; 　2）在进程中用wait until语句描述时钟信号，此时进程 将没有敏感信号。 【例6-17】时钟信号的wait until描述 process begin wait until (clock_edge_condition); signal_out = signal_in ; ┇ 其它时序语句 ┇ end process ; 第6章　数字逻辑单元设计-时钟信号描述 　注意： 　1）在对时钟边沿说明时，一定要注明是上升沿还是下 降沿。 2）一个进程中只能描述一个时钟信号。 3）wait until 语句只能放在进程的最前面或最后面。 2. 复位信号描述 　前面已经提到，根据复位和时钟信号的关系不同。时序 电路分为同步复位电路和异步复位电路两大类。 　１、同步复位描述 　同步复位指：当复位信号有效，并且在给定的时钟边沿 有效时，时序电路才被复位。 　在同步复位电路中，在只有以时钟为敏感信号的进程中 定义。 【例6-18】同步复位的VHDL描述 process (clock_signal) begin if (clock_edge_condition) then if (reset_condition) then signal_out = reset_value; else signal_out = signal_in ; ┇ end if ; end if ; end process ; 　２、异步复位描述 　　异步复位指：当复位信号有效时，时序电路就被复 位。在异步复位电路中，进程的敏感信号表中除时钟信 号外，还有复位信号。 【例6-19】异步复位的VHDL描述 process (reset_signal, clock_signal) begin if (reset_condition) then signal_out = reset_value; elsif (clock_edge_condition) then signal_out = signal_in ; ┇ end if ; end process ; 6.2.2 触发器设计 　 触发器是时序逻辑电路的最基本单元，触发器具有“记 忆”能力。 　根据沿触发、复位和置位方式的不同触发器可以有多种 实现方式。在PLD中经常使用的触发器有D触发器、JK触 发器和T触发器等。 【例6-20】带时钟使能和异 步复位/置位的D触发器的 VHDL描述 　D触发器是数字电路中应 用