数字设计第八章.ppt

* * * * * * * * * * * * * * * * * * * * * * * * 2’b01: Y=D1; case (A) 2’b00: Y=D0; endmodule 2’b11: Y=D3; 2’b10: Y=D2; endcase 方法三：行为级描述方式 module MUX4_1(Y,D0,D1,D2,D3,A); input [3:0] D0,D1,D2,D3; output reg Y; input [1:0] A; always@(D0 or D1 or D2 or D3 or A) 使用case语句实现 使用if_else语句实现 if (A==2’b00) Y=D0; else if(A==2’b01) Y=D1; endmodule else Y=D3; else if(A==2’b10) Y=D2; module MUX4_1(Y,D0,D1,D2,D3,A); input [3:0] D0,D1,D2,D3; output reg Y; input [1:0] A; always@(D0 or D1 or D2 or D3 or A) 2、设计一个3线-8线译码器电路 1: out=8’ case (in) 0: out=8’ endmodule 3: out=8’ 2: out=8’ endcase module decoder3_8(out,in); output reg [7:0] out; input [2:0] in; always@(in) 5: out=8’ 4: out=8’ 7: out=8’ 6: out=8’ 3、设计一个带异步复位、置位端的D触发器 qn=0; if(!set) begin endmodule else if(!reset) begin end module D_trigger(q,qn,d,clk,set,reset); output reg q,qn; input d,clk,set,reset; always@(posedge clk or negedge set or negedge reset) q=1; qn=1; end q=0; else begin qn=~d; end q=d; 4、8位移位(左移)寄存器(D触发器) if(!clr) dout=8’b0;//clr低电平有效 endmodule else begin module shifter(din,clk,clr,dout); input din,clk,clr; output reg [7:0] dout; always@(posedge clk) dout[0]=din;//输入信号进入最低位 dout=dout1;//输出信号左移1位 end 5、8位任意模加/减法计数器(D触发器) if(!clr) q=0;//clr低电平有效 endmodule else if(!load) q=d;//同步置数 module updown_counter(d,clk,clr,load, updown,q); input [7:0]d; output reg [7:0] q; always@(posedge clk) else q=q-1;//减法计数 else if(updown) q=q+1;//加法计数 input clk,clr,load,updown; 练习题（P242）：3，4、5、10。 * * * * * * * * * * * * * * * * * * * * * * * * * A 输入 ≥1 F EN 1 1 Q Q CLK OE D (3) 带反馈的寄存器输出结构 (4) 加“异或”、带反馈的寄存器输出结构 输入 ≥1 =1 F EN Q Q OE D CLK 1 1 可编程 A ≥1 ≥1 =1 Q Q D EN F ≥1 ≥1 ≥1 ≥1 B A 输入 CLK OE AB A+B A+B A+B (5) 算术选通反馈结构 00 01 11 10 00 01 11 10 1 例：试用PAL实现下列逻辑函数。 根据逻辑函数作出的PAL逻辑电路如下： A B C ≥1 ≥1 ≥1 F1 F2 F3 1 1 1 × × × × × × × × × × × × 电路行为的先后顺序通过时钟节拍顺序来体现。 8.5 用Verilog HDL设