时序逻辑电路讲义.ppt

6.7.2 时序可编程逻辑器件的主要类型 1、通用阵列逻辑GAL 它是在组合PLD（譬如PLA和PAL）的基础上发展起来的增强型器件，其内部逻辑直接继承了组合PLD的与-或结构，由一个 可编程的与门阵列去驱动一个或门阵列，它的输出端都设置了OLMC。集成度在1000门以下。 2、复杂可编程逻辑器件CPLD 它内部集成了多个相当于GAL的逻辑单元块。它们通过共享可编程开关阵列进行信息交换，也可以通过周围的I/O模块与芯片外部交换信息。 3、现场可编程门阵列FPGA 它的结构与GAL和CPLD有很大差别，电路设计不受与-或阵列结构的两级组合逻辑限制。芯片内部主要由许多不同功能的由分布式可编程连线连接起来的可编程逻辑模块组成。 6.7.3 通用阵列逻辑GAL 1、GAL的基本结构 2、输出逻辑宏单元 3、结构控制字 （1）同步位SYN SYN=1时，具有组合型输出能力； SYN=0时，具有寄存器型输出能力。 （2）结构控制位AC0 公共控制位与各OLMC（n）的AC1（n）位配合，控制OLMC（n） 中的各数据选择器。 （3）结构控制位AC1 共有8位。每个OLMC（n）均有单独的AC1（n）。 （4）相位控制位XOR（n） XOR（n）=1，异或门其反相器的作用，在经过输出三态缓冲门反相，引脚信号是与-或阵列输出的同相信号； XOR（n）=0，引脚输出反相信号 。 （5）乘积项（PT）禁止位 共有64位 ，分别控制逻辑图中与门阵列的64个乘积项（PT0～PT63），以便屏蔽某些不用的乘积项。 4、GAL的工作模式 （a）专用输入模式 （c）反馈组合输出模式 （b）专用组合输出模式 （d）时序电路中的组合输出模式 （e）寄存器输出模式 5、GAL的编程开发 原始 设计要求 HDL描述 电路功能 输入 状态表 状态图 逻辑方程 验证、仿真 排错、优化 编译 熔丝图 文件 编程器 GAL 器件 软件工具 硬件工具 4.5 顺序脉冲发生器 4.5.1 计数型顺序脉冲发生器 退出 4.5.2 移位型顺序脉冲发生器 4.5.1 计数器型顺序脉冲发生器 在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成。 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。 时序图 译码器 电路图 计数器 用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。 4.5.2 移位型顺序脉冲发生器 移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。 时序图 　在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。 　顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。 本节小结 6.5.2 计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 二-十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 二-十进制计数器 N进制计数器 ······ 1、二进制计数器 异步二进制计数器 CP Q1 1 Q0 1 FF0 Q0 Q0 C R FF1 Q1 Q1 C R FF2 Q2 Q2 C R FF3 Q3 Q3 C R Q2 Q3 CR 1 1 1 1 时钟方程： CP Q0 Q1 Q2 Q3 时序图 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 0 1 1 1