基于FPGA的高频时钟的分频和分配设计-Read.DOCVIP

基于FPGA的高频时钟的分频和分配设计 介 绍了为PET（正电子发射断层扫描仪）的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与 分配，并用LVDS传输标准对生成的多路时钟信号进行传输，从而最大程度地减少了输出各路时钟之间的延时偏差，同时利用低压差分信号的传输特性增强了信号 的抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。 FPGA；高频时钟；VHDL １ 引言 随 着应用系统向高速度、低功耗和低电压方向的发展，对电路设计的要求越来越高传统集成电路设计技术已无法满足性能日益提高的整机系统的要求。同时，由于 ＩＣ设计与工艺技术水平的提高，集成电路规模越来越大，复杂程度越来越高。目前已经可以将整个系统集成在一个芯片上，即片上系统（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ缩写为ＳＯＣ），这种芯片以具有系统级性能的复杂可编程逻辑器件（ＣＰＬＤ）和现场可编程门阵列（ＦＰＧＡ）为主要代表。与主要实现组合逻辑功 能的ＣＰＬＤ相比，ＦＰＧＡ主要用于实现时序逻辑功能。对于ＡＳＩＣ设计来说，采用ＦＰＧＡ在实现小型化、集成化和高可靠性系统的同时，还可以减少风险、 降低成本、缩短开发周期。  ２　系统硬件组成 本 文介绍的时钟板主要由于为ＰＥＴ（正电子发射断层扫描仪）的前端电子学模块提供３２路系统时钟（６２．５ＭＨｚ）和３２路同步时钟（４ＭＨｚ）。时钟信号 之间的偏差要求在２ｎｓ之内。为了消除各路时钟信号之间的偏差，文中介绍利用ＦＰＧＡ来实现主时钟的分频、零延时输出和分配，同时利用ＬＶＤＳ技术实现多 路时钟的传输的实现方法。图１所示是其硬件设计示意图。 由 图１可知，该时钟电路的具体工作原理是：首先由精密晶体振荡器产生６２．５ＭＨｚ的时钟信号，然后经时钟驱动芯片ＣＹ２３０５输入ＦＰＧＡ芯片的时钟引脚 ＧＣＬＫ以作为时钟源。该时钟在ＦＰＧＡ芯片内部经ＤＬＬ（延迟锁定环）模块分别生成６２．５ＭＨｚ的系统时钟和４ＭＨｚ的同步时钟ＬＶＴＴＬ电平信号 　，然后由内部的ＩＯＢ（输入输出功能模块）分配到６４个输出引脚（３２路６２．５ＭＨｚ系统时钟和３２路４ＭＨｚ同步时钟），这６４路ＬＶＴＴＬ电平信 号两两进入３２块ＬＶＤＳ（两路）驱动转换芯片后，即可转换为ＬＶＤＳ信号并通过差分双绞线传输给前端电子学模块的３２块数字电路板。图2??? ２．１ ＦＰＧＡ的结构 单 元型ＦＰＧＡ主要由三部分组成：可配置逻辑模块ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ），输入、输出模块Ｉ／ＯＢ和可编程连线ＰＩ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ）。对于不同规格的芯片，可分别包含８×８、２０×２０、４４×４４甚至９２×９２个ＣＬＢ阵列，同时配有６４、１６０、 ３５２、甚至４４８个Ｉ／ＯＢ以及为实现可编程连线所必需的其它部件。图２所示是本设计中使用的ＸＣ２Ｓ３０芯片的内部结构。 ２．２ Ｘｉｎｌｉｎｘ公司的ＳｐａｒｔａｎＩＩ系列ＦＰＧＡ Ｘｉｎｌｉｎｘ 公司目前生产的ＦＰＧＡ有两类代表性产品一类是ＸＣ４０００３／Ｓｐａｒｔａｎ系列另一类是Ｖｉｒ-ｔｅｘ／ＳｐａｒｔａｎＩＩ系列。这两类产品除具 有ＦＰＧＡ的三种基本资源（可编程Ｉ／Ｏ、可编程逻辑功能模块ＣＬＢ和可编程布线等）外还具有片内ＲＡＭ资源。但两种产品也有所不同。其中 ＸＣ４０００Ｅ可以用于实现片内分布ＲＡＭ，同时专门为实现可编程片上系统开发的Ｖｉｒｔｅｘ系列，其片内分布ＲＡＭ和块ＲＡＭ都可以实现，并可实现片上 系统所要求的其他性能，如时钟分配和多种电平接口等特性。ＳｐａｒｔａｎＩＩ系列与Ｖｉｒｔｅｘ系列产品相比，除了块ＲＡＭ数量少于Ｖｉｒｔｅｘ系列产品 外，其余有关性能（如典型门范围、线宽、金属层、芯内电压、芯片输入输出引脚电压、系统频率和所含ＤＬＬ个数等）都基本相同，它的一个突出优点（也是本设 计选用该系列芯片的主要原因）是：该系列产品是专门为取代掩膜门阵列的低价位ＦＰＧＡ，在达到门阵列数量时，其价格可与门阵列相比。因此，本文介绍的时钟 电路的设计选用ＳｐａｒｔａｎＩＩ系列ＦＰ-ＧＡ中的ＸＣ２Ｓ３０－５ＰＱ２０８芯片来实现。 ? ３　用ＦＰＧＡ实现时钟分频和分配 如 图２所示ＳｐａｒｔａｎＩＩ系列芯片内部含有四个全数字延时锁定环（ＤＬＬ），每一个ＤＬＬ可驱动两个全局时钟分布网络。通过控制ＤＬＬ输出时钟的一个 采样可以补偿由于布线网络带来的时钟延时，从而有效消除从外部输入端口到器件内部各个时钟负载的延时。ＤＬＬ除提供对用户输入时钟的零延时之外，还具有 时钟倍频和分频功能。它可以对时钟源进行两倍频和１．５、２、３、４、５、８或１６分频。本设计就是利用ＤＬＬ的零延时和分频功能来实现对６２．５ＭＨｚ 时钟的输出和１６分频后４ＭＨ