EDA部分课件VHDL基本语句.ppt

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2018-04-27 发布于河南
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EDA部分课件VHDL基本语句.ppt

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EDA部分课件VHDL基本语句

【例】用IF语句设计D型触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff1 IS PORT (elk, d: IN STD_LOGIC; q: OUT STD_LOGIC); END dff1; ARCHITECTURE structure OF dff1 IS BEGIN PROCESS (elk) BEGIN IF (elk EVENT AND elk=1) THEN q = d; END IF; END PROCESS; END structure; 当clk活动且clk=l时，门闩条件成立，输入信号d代入给输出信号，即输出端口再现输入端口的值；当条件不成立时，输出值不变化。【例】用IF语句设计二选一电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux2 IS PORT (a,b,sel:IN STD_LOGIC; C: OUT STD_LOGIC); END mux2; ARCHITECTURE example OF mux2 IS BEGIN Pi: PROCESS (a, b, sel) BEGIN IF (sel=1) THEN C = a; ELSE C = b; END IF; END PROCESS; END example; 8-3优先编码器真值表编码器 8-3线优先编码器的输入信号为input(0)、input(0)、input(1)、input(2)、input(3)、input(4)、input(5)、 input(6)和input(7)，输出信号为output(0)、output(1)和output(2)。输入信号中input(7)的优先级别最高，依次类推，input(0)的优先级别最低。8-3线优先编码器的真值表如上表所示，表中×为任意值。【例】8-3线优先编码器的VHDL程序。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY ENCODER38 IS PORT(input: IN std_logic_VECTOR(7 DOWNTO 0); output: OUT std_logic_VECTOR(2 DOWNTO 0)); END ENCODER38; ARCHITECTURE ART3 OF ENCODER38 IS BEGIN PROCESS(INPUT) BEGIN IF input(7)=‘0 THEN output=“000; ELSIF input(6)=‘0 THEN output=“001; ELSIF input(5)=‘0 THEN output=“010; ELSIF input(4)=‘0 THEN output=“011; ELSIF input(3)=‘0 THEN output=“100; ELSIF input(2)=‘0 THEN output=“101; ELSIF input(1)=‘0 THEN output=“110; ELSIF input(0)=‘0 THEN output=“111; ELSE output=XXX; END IF ; END PROCESS; END ART3; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY bianma83 IS PORT(input: IN std_logic_VECTOR(7 DOWNTO 0); output: OUT std_logic_VECTOR(2 DOWNTO 0)); END bianma83; ARCHITECTURE ART3 OF bianma83 IS BEGIN PROCESS(input) BEGIN case input is wheoutput=111; wheoutput=110; wheoutput=101; wheoutput=100; wheoutput=011; wheoutput=010; wheoutput=001; wheoutput=000; -- when others=null; WHEN others=output=XXX;