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VHDL应用实例 4 弹跳消除电路 机械开关在开关切换的瞬间会在接触点出现信号来回弹跳的现象，对于灵敏度较高的电路这种弹跳将很可能会造成误动作输入，从而影响到电路的正确性。 从下图可以观察出弹跳现象产生的原因，虽然只是按下按键一次然后放掉，然而实际产生的按键信号却不止跳动一次，经过取样信号的检查后，将会造成误判断，以为键盘按了两次。 此处RS触发器的前端连接与门和非门的处理原则是： (1) 因为一般人的按键速度至多是10次/秒，亦即一次按键时间是100 ms，所以按下的时间可估算为50ms。以取样信号CLK的周期为8ms(125Hz)计，则可以取样到6次。 (2) 对于不稳定的噪声，在4ms以下则至多抽样一次。 (3) 在触发器之前，接上AND-NOT之后，SR的组态如表所示。 练 习 设计一个可逆BCD码计数器BICOUNTER，输入为CLK，BIR，输出为Q[3..0]。当BIR=‘1’时，计数器进行加计数；当BIR=‘0’时，计数器进行减计数。 * 1. 序列信号发生器 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，产生序列信号的电路称为序列信号发生器。 序列发生器 该电路可由计数器与数据选择器构成，其VHDL描述如下： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_ARITH.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY SENQGEN IS PORT(CLK，CLR，CLOCK：IN STD_LOGIC； ZO：OUT STD_LOGIC)； END SENQGEN； ARCHITECTURE ART OF SENQGEN IS SIGNAL COUNT：STD_LOGIC_VECTOR(2 DOWNTO 0)； SIGNAL Z：STD_LOGIC :=‘0’； BEGIN PROCESS(CLK,CLR) BEGIN IF(CLR=‘1’)THEN COUNT=000； ELSE IF(CLK=‘1’AND CLKEVENT)THEN IF(COUNT=111)THEN COUNT=000； ELSE COUNT=COUNT +‘1’； END IF； END IF； END IF； END PROCESS； PROCESS(COUNT) BEGIN CASE COUNT IS WHEN 000=Z=‘0’； WHEN 001=Z=‘1’； WHEN 010=Z=‘1’； WHEN 011=Z=‘1’； WHEN 100=Z=‘1’； WHEN 101=Z=‘1’； WHEN 110=Z=‘1’； WHEN OTHERS=Z=‘0’； END CASE； END PROCESS； PROCESS(CLOCK，Z) BEGIN --消除毛刺的锁存器 IF(CLOCKEVENT AND CLOCK=‘1’)THEN ZO=Z； END IF； END PROCESS； END ART； 2. 序列信号检测器 一个序列信号检测器的VHDL描述 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY DETECT IS PORT( DATAIN：IN STD_LOGIC； CLK：IN STD_LOGIC； Q：OUT STD_LOGIC)； END DETECT； ARCHITECTURE ART OF DETECT IS TYPE STATETYPE IS(S0，S1，S2，S3，S4，S5，S6，S7，S8)； BEGIN PROCESS(CLK) VARIABLE PRESENT_STATE：STATETYP