1287226247664062509复习_习题课.ppt

复习＋习题课 一、复习 二、习题课 复习 绪论部分 EDA技术 什么是EDA技术 EDA技术的发展历程 EDA在我国应用的状况 EDA技术的特点 EDA技术与其它技术的区别 关于VHDL 设计流程 三种硬件描述语言的比较 VHDL的优点 复习 VHDL硬件描述语言部分 基本结构：实体、结构体 语言要素：文字规则、数据对象、数据类型、运算符 顺序语句：赋值语句、分支控制语句、循环控制语句、同步控制语句、其它语句 并行语句：进程语句、块语句、并行信号赋值语句、并行过程调用语句、元件例化语句、生成语句 子程序：函数、过程 库、程序包、配置 VHDL结构体的描述风格：行为、数据流、结构 复习 基本逻辑电路设计部分 组合逻辑电路设计 简单门电路 译码器和编码器 选择器 时序逻辑电路设计 锁存器 触发器 触发器的应用 延迟电路 微分电路 计数器 复习 大规模可编程逻辑器件部分 PLD的种类及分类 CPLD的基本结构 FLEX10K器件组成及各部分功能 FPGA的基本结构 ISP的基本结构 FPGA/CPLD的开发应用选择 MAXPLUSII的使用方法 习题课 简答题 试简述CPLD的基本结构。 试简述FPGA的基本结构。 试简述CPLD与FPGA的各自特点及区别。 简述FLEX10K器件组成部分以及各部分的功能。 试简述VHDL的优点 习题课 填空题——读程序，填结果 例：下面程序，若输入A=4,B=5,C=6，则输出X= ，Y= 。 …… ENTITY SV IS PORT( A,B,C : IN STD_LOGIC_VECTOR(2 DOWNTO 0); X,Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END SV; ARCHITECTURE ART OF SV IS SIGNAL E : STD_LOGIC_VECTOR(2 DOWNTO 0) ; BEGIN PROCESS(A,B,C,E) VARIABLE D :STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN D:=A; E=B; X=E+D; D:=B; E=C; Y=E+D; END PROCESS; END ART; 习题课/填空题 例：若D1=“0101”,D2=“1011”,则SUM= 0000 。 …… ENTITY ADD IS PORT(D1,D2 : IN STD_LOGIC_VECTOR (3 DOWNTO 0); SUM : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END ADD; ARCHITECTURE ART OF ADD IS BEGIN SUM=D1+D2; END ART; 习题课/填空题 例：下面程序是一个 20 进制的计数器。 …… ENTITY CNT IS PORT( CLK :IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR (4 DOWNTO 0) ); END CNT; ARCHITECTURE ART OF CNT IS SIGNAL Q : STD_LOGIC_VECTOR (4 DOWNTO 0) ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN IF Q 19 THEN Q = Q+1; ELSE Q = 00000 ; END IF ; END IF ; END PROCESS ; DOUT=Q ; END ART ; 习题课/填空题 例：下面程序是一个 8位寄偶校验 电路。 …… ENTITY CRC8 IS PORT(x : IN STD_LOGIC_VECTOR(7 DOWNTO 0); y : OUT STD_LOGIC); END CRC8; ARCHITECTURE ART OF CRC8 IS BEGIN PROCESS(x) VARIABLE tmp: STD_LOGIC; BEGIN tmp:=0; FOR i IN 0 TO 7 LOOP tmp:=tmp XOR x(i); END LOOP; y=tmp; END PROCESS; END ART; 习题课/改错题 例：下面是一个具有使能端和异步清零端的24进制计数器，是否有错？若有，请改正。 LIBRARY