EDA数字钟设计汇总.doc

数字钟程序设计 本设计在实验箱上验证，使用电路模式7，用动态扫描方式显示，“DS8使能”开关上推；动态位扫描时，时、分、秒之间间隔点亮； TMODE：12/24进制模式切换，接键8； SCAN：动态扫描时钟信号，接CLOCK0，跳线选16384Hz； MINUTE：分校时，接键1（单脉冲）； HOUR：小时时校时，接键4（单脉冲）； EXCHGE：计时/校时切换，接键5； CLK:：时钟脉冲，接CLOCK2,跳线选1Hz； RET：清零，接键7（单脉冲）； EN：计数使能，接键3； CLK1024：蜂鸣输入信号，接CLOCK5,跳线选1024Hz； SG[6..0]：段选信号，接PIO49到PIO43； BT[7..0]：位选信号，接PIO41到PIO34； SPEAKER：蜂鸣输出信号，接SPEAKER。 程序模块 【1】60进制模块——CNT60 LIBRARY IEEE; --------CLK时钟输入，RET清零，EN计数使能， USE IEEE.STD_LOGIC_1164.ALL; -------- CQL分或秒的个位输出， USE IEEE.STD_LOGIC_UNSIGNED.ALL; --------CQH分或秒的十位输出, ENTITY CNT60 IS -------- COUT1进位输出 PORT (CLK,RST,EN : IN STD_LOGIC; CQL: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CQH: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT1 : OUT STD_LOGIC); --------向外部的进位 END CNT60; ARCHITECTURE behav OF CNT60 IS SIGNAL CQI0: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL CQI1: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL COUT0 : STD_LOGIC; ------低位向高位的进位 BEGIN PROCESS(CLK,RST,EN) -------十进制 BEGIN IF RST=1 THEN CQI0 =(OTHERS =0); ELSIF CLKEVENT AND CLK=1 THEN IF EN =1 THEN IF CQI0 9 THEN CQI0 =CQI0+1; ELSE CQI0 =(OTHERS=0); END IF; END IF; IF CQI0 = 9 THEN COUT0 = 1; ELSE COUT0=0; END IF; END IF; END PROCESS; CQL=CQI0; PROCESS(COUT0,RST) ------六进制 BEGIN IF RST=1 THEN CQI1 =(OTHERS =0); ELSIF COUT0EVENT AND COUT0=1 THEN IF CQI15 THEN CQI1=CQI1+1; ELSE CQI1=(OTHERS=0); END IF; IF CQI1=5 AND CQI0=9 THEN COUT1=1; ELSE COUT1=0; END IF; END IF; END PROCESS; CQH=CQI1; END behav; 【2】24|12进制模块——CNT24 LIBRARY IEEE; ---------CLK输入分的进位信号，RET清零，EN计数使能, USE IEEE.STD_LOGIC_1164.ALL; ----------MODE为12和24进制的切换， USE IEEE.STD_LOGIC_UNSIGNED.ALL; --------- CQL小时的个位输出，CQH小时的十位输出 ENTITY CNT24 IS PORT (CLK,RST,EN,MODE: IN STD_LOGIC; CQL: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CQH: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT