基于Quartus II 的CPLD开发实训手册汇总.doc

基于Quartus II 的CPLD 开发实训手册 （适用于电信系11级数电课程设计） 编者：李楠 2012-9 Quartus II软件使用简介II是Altera公司提供的FPGA\CPLD开发集成环境，Altera是世界上最大可编程逻辑器件供应商之一。II界面友好、使用便捷，被誉为业界最易用易学的EDA软件。其主要功能为数字电子系统的设计输入、编辑、仿真、下载等。该软件支持原理图输入设计和VHDL语言（以及其它硬件描述语言）输入设计和原理图与HDL混合输入设计。 硬件描述语言（HDL-Hardware Description Language）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传 统的门级描述方式相比，它更适合大规模系统的设计。VHDL(Very High Speed IC Hardware Description Language)双击原理图的任一空白的处弹出一个元件对话框 图 元件输入对话框 单击按钮“…”，找到基本元件的路径，选种需要的元件，单击“打开”按钮，该元件即显示在窗口中，然后单击Symbol窗口的OK按钮，即可将元件调入原理图编辑窗口中，按照此方法把所要的元件全部调入原理图编辑窗口中并连接好，连接好的电路如图所示（图中有and2、not、xnor）。 图 连接好的一位全加器电路 连接好电路以后然后分别在input和ouput的PIN NAME上双击，用键盘输入各引脚名（a、b、co、so），其窗口如图所示。 图 改变引脚名 选择菜单File→Save As 按刚才为自己工程建立好的目录F:\adeera,将已设计好的原理图文件取名为b_adder.bdf，并存盘在此文件夹内。 3 将设计项目设计成可调用的元件 为了构成全加器的顶成设计，必须将以上设计的半加器b_adder.bdf设置成可调用的元件，方法是选择菜单 File→Create/Update Symbol Files for Current File项，即可将当前文件b_adder.bdf变成一个元件符号存盘，以待在高层设计中调用。 使用相同的方法也可以将VHDL文本文件变成原理图中的一个元件符号，实现VHDL文本设计与原理图的混合输入设计方法。转换中需要注意以下几点： ① 转换好的文件必须存在当前工程文件夹中。 ② 按这种方式File→Create/Update Symbol Files for Current File转换，只能针对被打开的当前文件。 4 设计全加器顶层文件 为了建立全加器的顶层文件，必须打开一个原理图编辑窗口，方法同前，即再次选择菜单File→New，→Block Diagram/Schematic File。 在弹出的图中Project下调出b_adder文件，同时按照图连接好全加器。以q_adder命名将此全加器设计存在同一路径F:\addera文件夹中。图是已连接好了的全加器电路。 图 半加器调用窗口 连线将鼠标入到元件的引脚上，鼠标会变成“十”字形状。按下左键，拖动鼠标，就会有导线引出。根据我们要实现的逻辑，连好各元件的引脚 图形编辑器 图是已连接好了的全加器电路。 图 已连接好的全加器电路 5 创建工程 1）选择File下拉菜单中的New Project Wizard，新建一个工程。如图所示。 新建工程向导 2）点击图中的next进入工作目录。 新建工程对话框 3）在 What is the working directory for this project 栏目中设定新项目所使用的路径；在 What is the name of this project 栏目中输入新项目的名字: ，点击 Next 按钮。 在 Processing 菜单下，点击 Start Compilation 命令，开始编译我们的项目。编译结束后，点击 确定 按钮。 波形编辑器工具栏 5）点击EDIT→END TIME，在弹出的窗口中的“time”窗口中将默认值1.0改为100.0单位为“us”，点击“OK”，完成设置。 6）点击右上角的蓝色箭头开始波形仿真 图 全加器的仿真结果 实验二 原理图方式设计频率计 频率计设计的基本步骤与上节介绍的完全一样，只是需要考虑从哪一个电路模块开始。这里首先设计测频用含使能控制的两位十进制计数器。 1 计数器电路设计 （1）含有时钟使能的2位十进制计数器电路设计原理如图2. 1所示，频率计的核心元件之一是含有时钟使能及进位扩展输出的十进制计数器。为此这里拟用一个双十进制计数74390和其它一些辅助元件来完成。图中74390连接成两个独立的十进制计数器，待测频率信号clk通过