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数字系统设计实验报告 班级：计算机 姓名： 学号： 计数器设计实验 1、实验目的 1）学习计数器不同设计方法。 2）学习掌握VHDL中不同输出类型在具体应用时的区别（OUT、INOUT、BUFFER）。 3）学习掌握时序电路仿真方法。 2、实验内容 1）采用VHDL设计方法，设计一个60进制计数器，采用BCD码输出。 2）给出上述设计的仿真结果。 3、实验设备 1）清华同方PⅣ 2.4G\256M60G 2）ISE 6.2i—Windows软件系统 4、实验步骤 1）创建工程 2）程序输入 3）仿真 5、实验程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cm IS PORT(ai,bi,cin:IN STD_LOGIC; si,cio: OUT STD_LOGIC); END cm; ARCHITECTURE Behavioral OF cm IS BEGIN si=(ai xor bi)xor cin; cio=(ai and bi)or(cin and ai)or(cin and bi); END Behavioral; library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity mn is PORT(a,b:IN STD_LOGIC_VECTOR(3 downto 0); ci:IN STD_LOGIC; co:OUT STD_LOGIC; s:OUT STD_LOGIC_VECTOR(3 downto 0)); END mn; architecture Behavioral of mn is component cm PORT(ai,bi,cin:IN STD_LOGIC; si,cio:OUT STD_LOGIC); END component; signal carry:STD_LOGIC_VECTOR(4 downto 0); begin carry(0)=ci; co=carry(4); add1: cm port map(a(0),b(0),carry(0),s(0),carry(1)); add2: cm port map(a(1),b(1),carry(1),s(1),carry(2)); add3: cm port map(a(2),b(2),carry(2),s(2),carry(3)); add4: cm port map(a(3),b(3),carry(3),s(3),carry(4)); end Behavioral; 实验仿真结果 实验二、加法器设计实验 1、实验目的 1)学习了解加法器工作原理。 2)学习用VHDL语言设计全加器的设计方法。 3)学习使用元件例化的方法设计多位加法器。 2、实验原理 两个n位二进制数相加的过程，是从最低有效位开始相加，形成和数并传送进位最后得到结果。最低位只有加数和被加数相加，这种两个一位数相加称为半加；完成加数、被加数、低位的进位数三个一位数相加称为全加。实现半加运算的电路称为半加器，实现全加运算的电路称为全加器。 3、实验内容 1）用VHDL语言设计全加器。 2）用元件例化方法设计一个四位二进制加法器。 4、实验设备 1）清华同方PⅣ 2.4G\256M60G 2）ISE 6.2i—Windows软件系统 5、实验步骤 1）创建工程 2）程序输入 3）仿真 6. 实验程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarat