数字系统设计与Verilog_HDL教学课件PPT汇总.ppt

* * * * * * * * * * * * * * * * * * * * * * * * 数字系统设计与Verilog HDL （第5版） 数字系统设计与Verilog HDL（第5版） 第1章 EDA技术概述 1.1 EDA技术及其发展 1.2 Top-down设计与IP核复用 1.3 数字设计的流程 1.4 常用的EDA软件工具 1.5 EDA技术的发展趋势 EDA（Electronic Design Automation） 就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。 1．电子CAD（Computer Aided Design） 2．电子CAE（Computer Aided Engineering） 3．EDA（Electronic Design Automation） 1.1 EDA技术及其发展 EDA技术的应用范畴 EDA技术的新发展 （1）电子技术各个领域全方位融入EDA技术。 （2）IP（Intellectual Property）核在电子设计领域得到了广泛的应用。 （3）嵌入式微处理器软核的出现，更大规模的FPGA/CPLD器件的不断推出，使得SoPC（System on Programmable Chip，可编程芯片系统）步入实用化阶段。 （4）用FPGA实现完全硬件的DSP（数字信号处理）处理成为可能。 （5）在设计和仿真两方面支持标准硬件描述语言的EDA软件不断推出，系统级、行为验证级硬件描述语言的出现使得复杂电子系统的设计和验证更加高效。 现代EDA技术的特征 （1）采用硬件描述语言（HDL）进行设计 （2）逻辑综合与优化 （3）开放性和标准化 （4）更完备的库（Library） 1.2 Top-down设计与IP核复用 1.2.1 Top-down设计 1.2.2 Bottom-up设计 1.2.3 IP复用技术与SOC 1.2.1 Top-down设计 Top-down的设计须经过“设计—验证—修改设计—再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。 Bottom-up设计，即自底向上的设计，由设计者调用设计库中的元件(如各种门电路、加法器、计数器等) ，设计组合出满足自己需要的系统 缺点：效率低、易出错 1.2.2 Bottom-up设计 IP（Intellectual Property）：原来的含义是指知识产权、著作权，在IC设计领域指实现某种功能的设计。 IP核（IP模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。 IP复用（IP reuse） 1.2.3 IP复用技术与SoC 软IP--用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。 固IP--完成了综合的功能块。 硬IP--供设计的最终阶段产品：掩膜。 IP核与SoC设计 SoC： SYSTEM on a CHIP 1.3 数字设计的流程 基于FPGA/CPLD 的数字系统设计流程 1. 原理图输入(Schematic diagrams ) 2、硬件描述语言 (HDL文本输入) 设计输入 （1）ABEL-HDL （2）AHDL （3）VHDL （4）Verilog HDL IEEE标准 硬件描述语言与软件编程语言有本质的区别 综合（Synthesis） 将较高层次的设计描述自动转化为较低层次描述的过程 ◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL） ◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器） ◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示 综合器是能自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路网表的工具 C、ASM... 程序 CPU指令/数据代码： 010010 100010 1100 软件程序编译器 COMPILER 软件编译器和硬件综合器区别 VHDL/VERILOG. 程序 硬件描述语言 综合器 SYNTHESIZER 为ASIC设计提供的 电路网表文件 （a）软件语言设计目标流程 （b）硬件语言设计目标流程 布局布线 布局布线可理解为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产生最终的可下载文件的过程。布局布线将综合后的网表文件针对某一具体的目标器件进行逻辑映射，把整个设计分为多个适合器件内部逻辑资源实现的逻辑小块，并根据用户的设定在速度和面积之间做出选择或折中；布局是将已分割的逻辑小块放到器件内部逻辑资源的具体位置，并使它