时序电路实验报告汇总.doc

时序电路实验说明：在实验原理图中的框图中，第一步的产生环形脉冲是指产生Q4~Q1：1000-1100-1110-0000-1000，产生的译码后的节拍电位是指T40~T41：0001-0010-0100-1000-0001，最后通过启停控制逻辑，启动，单拍，停机控制T40~T41怎么输出。 但是为什么环形脉冲没有1111这一个状态呢，为什么在0111就归零了呢？分析电路图可知，因为节拍电位只有4个状态，所以在环形脉冲的设计中忽略了1111，当然也可以设计成没有0000这个状态。 先解释机器周期、节拍电位、时标脉冲。 机器周期的时间宽度通常对应于一个内存存取周期，即一个机器周期可以访问一次内存。机器周期分为多种类型，如取指令周期、取操作数周期、执行周期等。一条指令从内存中取出到被执行完需要若干个不同类型的机器周期，但任何指令的第一个周期都是取指令周期，每个机器周期包含若干个节拍电位。 节拍电位是控制操作顺序的信号，各节拍电位在时间上不重叠。节拍电位由主振分频得到。其宽度对应于运算器执行一次算术/逻辑运算所需要的时间，一个节拍电位包括若干时标脉冲。 时标脉冲用来保证计算机内触发器的可靠翻转，它的宽度为节拍电位的几分之一。 以上内容书上也有，下面举例来解释这3个概念。 一条指令有分为取指周期，译码周期，执行周期。如比较熟悉的取指周期中就有 FETCH1: AR←PC FETCH2: DR←M，PC←PC＋1 FETCH3: IR←DR[7..6]，AR←DR[5..0] FETCH1，FETCH2，FETCH3为3条微指令。每条微指令都对应相应的控制信号，如FETCH1就是ARLOAD有效，其余控制信号均无效。 时标脉冲是指在节拍电位中，产生控制信号逻辑的每个时钟信号；节拍电位就是产生一组控制信号逻辑，FETCH1、FETCH2、FETCH3分别对应3个节拍电位；机器周期就是整个取指周期，包括3个节拍电位。 下面解释实验原理图： 第一个7474是产生清零信号和时钟信号，清零信号是当Q2=1时，在时钟上升沿CLRN=0，CLK=1，在其他时候CLK与H的信号一致。所以有CLRN=(Q2·H)’，CLK=Q2+H。 74175是为了产生环形脉冲的，环形脉冲Q4~Q1为1000-1100-1110-0000-1000，Q*表示次态，Q表示现态。所以Q4*=CLRN，Q3*=Q4·CLRN，Q2*=Q3·CLRN，Q1*=0，在74175中体现出来就是4D=1，3D=Q4，2D=Q3，1D=Q2。 产生译码后的节拍电位可以根据卡洛图得逻辑表达式，除了Q4~Q1的几个状态，其余的都作为无关项理解。Q4~Q1： 1000-1100-1110-0000-1000对应T40~T41：0001-0010-0100-1000-0001，有：T40=Q4’， T30=Q2，T20= Q3·Q2’， T10= Q4·Q3’， 第二个7474和组合逻辑是产生启停控制逻辑的。通过产生的控制信号与T40~T41进行与运算，最后得到真正的节拍电位。QD是通过锁存器产生，由于单拍和启动信号都与周期有关，也就是可以理解为，周期结束后单拍和启动信号才发挥作用，一个是让输出全为0，一个是输出为T40~T41，所以通过7474，来控制信号什么时候有效，所以连接的时钟信号与Q4一致，单拍时D=0，启动时D=1，会发现中间有反馈信号，这个是因为单拍和停机都必须在启动状态下才有效，所以有这样一个连接。另外在锁存器后连接了一个与非门和与门，这个我觉得是用来判断优先级的，因为启动状态时，只有当单拍和停机都无效时D=1，而单拍和停机都有效时D=0，当然中间的停机信号设计有问题。 1.电路设计 时序电路 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY SM1 IS PORT ( reset : IN STD_LOGIC := 0; clock : IN STD_LOGIC; qd : IN STD_LOGIC := 0; dp : IN STD_LOGIC := 0; tj : IN STD_LOGIC := 0; t1 : OUT STD_LOGIC; t2 : OUT STD_LOGIC; t3 : OUT STD_LOGIC; t4 : OUT STD_LOGIC ); END SM1; ARCHITECTURE BEHAVIOR OF SM1 IS TYPE type_fstate IS (idle,st1,s_st2,st4,st2,s_st3