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第10章 EDA技术在全国大学生电子设计竞赛中的应用精选
* * 10.3.3 DDS内部主要模块的VHDL程序实现 1.相位累加器SUM99的VHDL源程序 --SUM910.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SUM99 IS PORT(K: IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK: IN STD_LOGIC; EN: IN STD_LOGIC; RESET: IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(9 DOWNTO 0)); END ENTITY SUM99; * * ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP: STD_LOGIC_VECTOR(9 DOWNTO 0); BEGIN PROCESS(CLK, EN, RESET) IS BEGIN IF RESET=1THEN TEMP=0000000000; ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K; END IF; END IF; END IF; OUT1=TEMP; END PROCESS; END ARCHITECTURE ART; * * 2. 相位寄存器REG1的VHDL源程序 --REG1.VHD (REG2.VHD与REG1.VHD相似) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0)); END ENTITY REG1; ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1)THEN Q=D; END IF; END PROCESS; END ARCHITECTURE ART; * * 3. 正弦查找表ROM的VHDL源程序 --ROM.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM IS PORT (ADDR:IN STD_LOGIC_VECTOR (9 DOWNTO 0); CLK:IN STD_LOGIC; OUTP:OUT SIGNED (8 DOWNTO 0)); END ENTITY ROM; ARCHITECTURE ART OF ROM IS BEGIN PROCESS (CLK) IS BEGIN IF (CLKEVENT AND CLK=1)THEN CASE ADDR IS WHEN 0000000000=OUTP=000000000; WHEN 0000000001=OUTP=000000010; * * WHEN 0000000010=OUTP=000000011; WHEN 0000000011=OUTP=000000101; WHEN 0000000100=OUTP=000000110; WHEN 0000000101=OUTP=000001000; WHEN 0000000110=OUTP=000001001; WHEN 0000000111=OUTP=000001011; WHEN 0000001000=OUTP=000001101; WHEN 0000001001=OUTP=000001110; WHEN 0000001010=OUTP=000010000; WHEN 1111101001=OUTP=111011100; WHEN 1111101010=OUTP=111011110; WHEN 1111101011=OUTP=111011111; WHEN 1111101100=OUTP=111100001; WHEN 1111101101=OUTP=111100010; WH
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