EDA技术与Verilog设计PPT电子课件教案-第三章_Verilog设计初步汇.ppt

第3章 Verilog设计初步; 主要内容;3.1 Verilog简介; 3.2 Verilog设计举例; Verilog程序的特点;仿真;module AOI (A,B,C,D,F); //模块名为AOI input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F wire A,B,C,D,F; //定义信号的数据类型 assign F= ~((AB)|(~(CD))); //逻辑功能描述 endmodule;Verilog 模块的模板 ;模块调用例子;3.4 Verilog语言要素;空白符和注释 ;标识符（Identifiers）;关键字（Keywords）;◆ 整数 ◆ 实数 ◆ 字符串;整数按如下方式书写： +/-size basevalue 即 +/-位宽进制数字 size 为对应二进制数的宽度；base为进制；value是基于进制的数字序列。 进制有如下4种表示形式： ◆ 二进制（b或B） ◆ 十进制（d或D或缺省） ◆ 十六进制（h或H） ◆ 八进制（o或O）;Examples:;实数（Real）有下面两种表示法。 ◆ 十进制表示法。例如： 2.0 0.1 //以上2例是合法的实数表示形式 2. //非法：小数点两侧都必须有数字 ◆ 科学计数法。例如： 43_5.1e2 //其值为43510.0 9.6E2 //960.0 (e与E相同) 5E-4 //0.0005;字符串（Strings）;3.6 数据类型;数据类型 (Data Type);net型;Variable型;3.7 参数(parameter);3.8 向量 ;2．位选择和域选择 在表达式中可任意选中向量中的一位或相邻几位，分别称为位选择和域选择，例如： A=mybyte[6]; //位选择 B=mybyte[5:2]; //域选择 再比如： reg[7:0] a,b; reg[3:0] c; reg d; d=a[7]b[7]; //位选择 c=a[7:4]+b[3:0]; //域选择;3.9 运算符 ;2．逻辑运算符（Logical operators） 逻辑与 || 逻辑或 ! 逻辑非;3．位运算符（Bitwise operators） 位运算，即将两个操作数按对应位分别进行逻辑运算。 ~ 按位取反 按位与 | 按位或 ^ 按位异或 ^~,~^ 按位同或（符号^~与~^是等价的）;4．关系运算符（Relational operators） 小于 = 小于或等于 大于 = 大于或等于;5．等式运算符（Equality Operators） == 等于 != 不等于 === 全等 !== 不全等;6．缩位运算符（Reduction operators） 与 ~ 与非 | 或 ~| 或非 ^ 异?? ^~,~^ 同或;7．移位运算符（shift operators） 右移 左移;8．条件运算符（conditional operators） ?: 三目运算符，其定义方式如下： signal=condition?true_expression:false_expression; 即：信号=条件?表达式1:表达式2; 当条件成立时，信号取表达式1的值，反之取表达式2的值。;9．位拼接运算符（concatenation operators） { } 该运算符将两个或多个信号的某些位拼接起来。使用如下： {信号1的某几位，信号2的某几位，……，信号n的某几位};运算符的优先级;习 题 ;习 题