Verilog数字系统设计教程实验报告-频率可变任意波形发生器的设计汇.doc

深 圳 大 学 实 验 报 告 课程名称： Verilog数字系统设计教程 实验项目名称： 频率可变任意波形发生器的设计 学院： 电子科学与技术 专业： 微电子 指导教师： 报告人： 学号： 2007160051 班级： 07级微电1班 实验时间： 2009-12-8 ~ 2010-1-11 实验报告提交时间： 2010-1-4 教务处制 （·····这里可加前言摘要之类的东西····自己想来写···） 1 　设计原理 DDS是一种把数字信号通过数/模转换器转换成模拟信号的合成技术。直接数字频率合成技术 (DDS)是一种以采样定理为基础的全数字化频率合成波形的方法 。DDS频率合成器主要由频率寄存器 、相位寄存器 (需要时可加入 ) 、相位累加器 、波形存 储表 ( ROM ) , DAC转换器和模拟低通滤波器 ( LPF ) 等组成 。在系统时钟 ( SYSCLK)输入一定的情况下 ,频率寄存器中的频 率控制字决定系统输出频率 , 而相位累加器的位数决定了系统频率分辨率 。 总体设计方案及其原理说明： 图 1-1 系统总体设计方案 相位累加器由 N 位加法器和 N 位累加寄存器级联而成 。每当系统时钟 SYSCL K产生一个上升沿 , N 位加法器将频率寄 存器中的频率控制字 ( FR EQDA TA )与上一个系统时钟累加寄 存器输出的累加相位数据相加 ,相加后的结果送累加寄存器 。 这样在系统时钟的作用下 , 不断对频率控制字进行线性相位 累加 ,相位累加器的溢出率就是 DD S任意波形发生器的输出 频率 。 2 　设计与实现 实际上 DD S就是通过改变地址增量来达到控制输出频率 的目的 ,而波形存储器 ( ROM )是以相位为地址 ,存有一个或多个按相位划分幅值的波形幅度信息 。 参考频率f_clk为整个合成器的工作频率,输入的频率字保存在频率寄存器中,经Ｎ位相位累加器,累加一次,相位步进增加,经过内部ROM波形表得到相应的幅度值,经过D/A转换和低通滤波器得到合成的波形（数模转换在这里不作要求）。△P为频率字,即相位增量;参考频率为ｆ_clk;相位累加器的长度为Ｎ位,输出频率ｆ_out为： 式中F_out为输出信号的频率；F_clk为基准时钟频率。N为相位累加器的位数；△P为频率控制字（步长）。理论上通过设定F_clk、N和△P就可以得到各种频率波形的输出。在本设计中 , 相位累加器位数 N =6, f_clk位 长 为 32, 系 统 时 钟 频 率 为 27M H z。 3 　各模块实现 3. 1相位累加器 在设计波形发生器时 , 要 实 现 频 率 可 变 ，相位累加器是关键的一个部分 。在 modelsim 开发环境下，本实验通过改变△P的值来变换输出频率f_out。假设△P初值为0，每个波形（正弦波、方波、正三角波、反三角波）的采样数据点的仿真数值输出，△P累加一次，即△P=△P + n , n = 16 ；当△P = 56时，△P置零，依此循环累加。频率的不同，即波形周期的不同，函数单周期内输出波形的量化数据的宽度也不一样。 （正弦波为例）如下图所示： （····你用自己的方式表示····我的是以这种方式··你用其他方式吧，怕老师为难） 图1-2 正弦波的仿真输出 如图，当P=16时，将P值代入公式，在本设计中 , 相位累加器位数 N = 6, f_clk位 长 为 32, 系 统 时 钟 频 率f_clk为 27M H z，则可计出输出频率f_out=16/646.75MHZ；同理可求出当P=32、48或64时对应的输出频率f_out。 3. 2模9计数器 本实验各个波形一个周期内采取9个量化数据点，所以用模9计数器。八位段寄存器D的低四位D【3：0】用于计数，高四位D【7