《数字电路实训》课程设计-基于CPLD实验板的多功能数字钟设计汇.doc

《数字电路实训》 基于CPLD实验板的多功能数字钟设计 姓 名 学 号 班 级： 指导教师： 基于CPLD实验板的多功能数字钟设计实训报告 一、实训目的： 1、掌握数字电路系统的设计方法和技巧； 2、掌握数字电子钟的分频器、计时器等的设计及应用； 3、掌握VHDL源程序的设计、编译和错误修改； 4、掌握的测试向量文件建立，仿真； 5、掌握硬件测试的方法和步骤； 6、掌握器件适配的方法，设计的下载，功能测试。 7、掌握团队协作和分工的技巧。 二、实训要求 1、 能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示； 2、能利用实验系统上的按键实现计时状态下的“校时”与“校分”功能； 3、能利用蜂鸣器做整点报时； 4、完成电路设计后，用实验系统下载验证。 附加功能： 1、 能进行闹钟的时、分的设置，分别由6个数码管显示24小时、60分钟、60秒钟的闹钟显示； 2、 能用实验系统上的按键实现闹钟下的“校时”与“校分”功能； 3、能利用蜂鸣器做闹钟报时。 三、实训过程 1、数字时钟系统的设计思路 利用VHDL语言编程设计数字时钟，要实现计时、调时、定时和显示功能，应首先设计一个分频器，将实验板上所提供的50MHZ分成1HZ和10000HZ两个不同的频率，其中1HZ用来驱动计数器计时，调时和定时器的定时，10000HZ用来驱动动态扫描器。然后分别设计控制器，计时器，定时器，动态显示器和报时器。（在此次实训中，李祖均主要负责的是动态显示器和控制器的设计并对整个实验进行编译、仿真验证、修改错误；徐接勋负责的定时器和报时器的设计并对整个实验硬件测试；徐国健负责的是分频器和计数器的设计，还有编写实训报告。） 2、各个模块的设计原理（VHDL语言） （1）分频器 设计思路：利用翻转将实验板上所提供的50MHZ频率分成占空比为50%，分别为1HZ和10000HZ两个不同的频率，其中1HZ用来驱动计数器计时，调时和定时器的定时，10000HZ用来驱动动态扫描器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY clk_div IS PORT(CLK:IN STD_LOGIC; F10000,F1:OUT STD_LOGIC); END clk_div; ARCHITECTURE ONE OF clk_div IS SIGNAL Q0:INTEGER RANGE 0 TO 2500; SIGNAL A0:STD_LOGIC:=0; SIGNAL Q3:INTEGER RANGE 0 TO SIGNAL A3:STD_LOGIC:=0; BEGIN PROCESS(CLK,Q0) BEGIN IF(CLKEVENT AND CLK=1) THEN IF(Q0=2499) THEN Q0=0; A0=NOT ;A0; F10000=A0; ELSE Q0=Q0+1;F10000=A0; END IF; END IF; END PROCESS; PROCESS(CLK,Q3) BEGIN IF(CLKEVENT AND CLK=1) THEN IF(Q3 THEN Q3=0; A3=NOT A3; F1=A3; ELSE Q3=Q3+1;F1=A3; END IF; END IF; END PROCESS; END; 该分频器有1个输入端和2个输出端 输入端：CLK：接50MHZ 输出端：F10000:输出10000HZ频率 F1：输出1HZ频率 (2)计时器 设计思路：数字钟的计时器相当于需要两个模60计数器和一个模24计数器，其中秒钟模60以1Hz频率进行计数，并向分钟进位；分钟模60则以秒钟的进位进行计数，并向时钟进位；时钟模24以分钟的进位进行计数。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all