面积带宽优化的嵌入式gpu可编程着色器体系结构研究-计算机科学与技术专业论文.docx

达 到 进 一 步 降 低 面 积 开 销 的 目 的。最 后，本 文 对 该 着 色 器 进 行 了 硬 件 设 计 和 FPGA 原 型 系 统 搭 建，验 证 了 本 文 所 提 出 的 可 编 程 着 色 器 体 系 结 构 具 有 较 高 的计算性能并能够减少面积开销，从而有效提升着色器的面积效能。最 后，本 文 提 出 一 种 面 向 图 元 的 顶 点 拾 取 策 略，有 效 消 除 在 多 着 色 器 上 运 行 的 顶 点 数 据 任 务 间 的 顺 序 依 赖 性。在 此 基 础 上，通 过 改 进 原 有 面 向 单 顶 点 着 色 器 的 顶 点 Cache 结 构，对 多 着 色 器 结 构 下 的 顶 点 数 据 访 问 带 宽 进 行 优 化。在进行顶点着色器前，使用 Pre-TnL 顶点 Cache 与面向图元顶点拾取策略 相 结 合，缓 存 最 近 拾 取 的 顶 点 数 据，降 低 其 总 线 访 问 频 度；之 后 通 过 设 计 一 种 tag 部分与数据存储部分分离的 Post-TnL 顶点 Cache 结构，有效缓存多着色 器最近提交的顶点处理结果。最后通过在多核嵌入式 GPU 任务调度器中设计 顺 序 提 交 控 制 逻 辑，保 证 分 离 Cache 缓 存 结 果 的 正 确 性。仿 真 结 果 表 明，分 离 Post-TnL 顶 点 Cache 可 以 有 效 减 少 重 复 处 理 的 顶 点 数 目，进 一 步 降 低 顶 点 访问带宽。仿 真 评 估 和 硬 件 实 现 验 证 结 果 表 明，本 文 提 出 的 嵌 入 式 GPU 可 编 程 着 色器体系结构设计方法可以实现对面积开销和顶点数据访问带宽的优化，为 未 来 针 对 基 于 多 统 一 着 色 器 嵌 入 式 GPU 体 系 结 构 的 设 计 与 实 现 进 行 了 有 益 的探索。关键词： 嵌 入 式 GPU 可 编 程 着 色 器 系 统 级 仿 真 平 台 传 输 触 发 结 构 顶 点 高速缓存 Cache ABSTRACT ABSTRACTAs the development of silicon technology and application requirement, embedded graphics processing units (GPU) with multiple unified shaders have been widely integrat- ed into System-on-Chip (SoCs) for high-end mobile devices. However, the number of programmable shader cores in embedded GPU architecture is restricted by silicon area cost so that it is required to improve performance while maintain area e?ciency during shader architecture design. Moreover, a large amount of graphics data located in external memory should be accessed in rendering, leading to a higher bus bandwidth and even huge power dissipation in embedded GPUs. Therefore, it is essential to optimize area cost and data bandwidth in programmable shader architecture. In this dissertation, some research works focusing on both problems are proposed, including modeling method of multi-core embedded GPU architecture, area e?cient arithmetic datapath and processor architecture for shaders and bandwidth optimized vertex cache hierarchy in multi-shader architecture. The main target of the proposed works is to provide fundam