实验4_集成电路触发器的研究.doc

物理与电子科学系EDA1实验报告 实验课程 EDA技术及实验 班级 姓名 学号 成 绩 实验日期 实验学时 实验地点 物理系EDA机房 任课教师 指导老师 实验名称 实验四 集成电路触发器的研究 实验目的 学习集成电路触发器的工作原理； 学习触发器电路的测试方法。 实验要求 集成电路D触发器的研究 集成电路J-K触发器的研究 R-S触发器的研究 实验设备及软件环境 (1) 个人电脑一台 (2) Multisim 10集成开发环境 一、实验原理 1. D 触发器SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q非=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。D触发器的真值表 D 触发器表 图1 D触发器 图2 JK触发器 图3三态R-S触发器 2.JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。特性方程：Qn+1=Qn+Qn 引脚功能及逻辑符号见图2。 JK触发器的功能表 . 3.R-S触发器 凡是在时钟信号作用下逻辑功能符合以下特性表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器。 S R Q Q# 说明 0 0 0 0 0 1 0 1 Q*=Q 状态不变 0 0 1 1 0 1 0 0 置0 1 1 0 0 0 1 1 1 置1 1 1 1 1 0 1 不定 不定 状态不定 CD4043为三态R-S触发器，其包含有4个R-S触发器单元，输出端均用CMOS传输门对输出状态施加控制。当传输门截止时，电路输出呈“三态”，即高阻状态。CD4043 (高电平触发)当EN为逻辑1或高电平时，Q端输出内部锁存器的状态；当EN逻辑0或低电平时，Q端呈高阻抗状态。具有独立Q输出端和单独的置位S和复位R输入端。Q输出有三态功能，由公共的三态控制输入端EN控制。三态功能使CD4043输出可以直接连到系统总线上。 【注】实验记录时必须将表4-3-2画完整，图4-3-9中将接地符号直接应用，但一般仅象征性地放置于电路中，表示数字器件的默认接地。 三、实验步骤 将实验步骤、原理图、测试数据、图表、分析结果记录于文档中。 D触发器研究 PR D CLR X1 X2 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 集成电路J-K触发器的研究 X1 X2 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 1 1 0 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 0 1 0 1 1 1 1 0 表 4-3-2 4043功能表 R S EO Q1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 实验总结 指导老师 意见 16