集成电路设计综合技术_周莉.ppt

集成电路设计综合技术Synthesis Technology for IC Design 课程内容 教学目标 参考书目 参考书目 PART Ⅰ 高级芯片综合 Advanced Chip Synthesis 高级芯片综合 ASIC design flow 综合的定义基本概念 Synopsys Design Compiler的介绍 Synopsys technology library Logic synthesis的过程 Synthesis 和 layout的接口 Post_layout optimization SDF文件的生成 第1章 ASIC设计方法学 1.1 ASIC设计流程 1.2 为什么需要综合这一步骤 1.3 综合的定义 逻辑综合：决定设计电路逻辑门的相互连接。 逻辑综合的目的：决定电路门级结构、寻求时序和与面积的平衡、寻求功耗与时序的平衡、增强电路的测试性。 逻辑综合的过程： 首先，综合工具分析HDL代码，用一种工具内嵌模型对HDL进行映射，这个模型是与技术库无关的； 然后，在设计者的控制下，对这个模型进行逻辑优化； 最后一步，针对时序、面积、功耗进行逻辑映射和门级优化，根据逻辑约束映射为专门的技术目标单元库（target cell library）中的cell，形成了综合后的网表。 1.4 综合的依据 综合由约束驱动 综合是基于路径的过程 RTL设计+ 约束文件 1.5 约束 1.6 插入扫描链 目前，为保证芯片出厂后能够测试其功能，大多数设计都需要添加可测性（ design-for-test (DFT)）逻辑。 可测性设计(DFT）包括逻辑和内建自测试（BIST (built-in-self-test)）、扫描逻辑和边界扫描逻辑 (JTAG) 等。 小结 设计流程 综合的作用 综合的手段 综合的过程 名词缩写 第3章 基本概念 3.1 Synopsys 产品 3.1 Synopsys 产品（cont.） 1. Library Compiler 库包含每个单元的功能描述、时序、面积及其他相关信息。 Library Compiler（LC）分析文本信息的完整性与正确性。 启动：/data/asic lc_shell 2. Design Compiler and Design Vision DC和DV构成构成一套功能强大的逻辑综合工具，根据设计规范和时序约束，提供最优的门级综合网表。 启动： /data/asic dc_shell /data/asic dc_shell-t /data/asic design_vision /data/asic dvt 3. Physical Compiler 在综合的同时，根据设计的时序和面积优化放置单元。 启动： 4. PrimeTime Synopsys的全芯片、门级静态时序分析工具，用于最终的timing signoff。 启动： 5. DFT Compiler 包含在DC全套工具中的测试插入工具。它用于向设计插入DFT特性，如扫描链插入和边界扫描，产生DFT测试向量。 6. Formality 形式化验证工具，即逻辑等价检测工具。 包含待验证的逻辑的原理图表示 标注在原理图上作为可能的错误指示的可视建议 提供修正设计的建议。 启动： 3.2 综合环境 3.2.1 启动文件 3.2.2 系统库变量 1. Target_library link_library Search_library： 制定工艺库的有哪些信誉好的足球投注网站路径。 target_library：指定工艺库的名称，包括设计人员想让DC推断出并最终映射到具体电路的标准库单元。 link_library：定义库单元的名称。只用于参考的库名称，DC不是使用link_library 中的单元进行推断。 指定标准单元工艺库作为target_library ，而在link_library 列表中指定压焊块工艺库名称和所有其他宏单元（RAM,ROM)。 设置命令： 2. Symbol_library symbol_library是包含工艺库中的单元图形表示的库名称。当使用图形化工具（如：DV）时，它用于表示这些门电路原理图。 符号库以扩展名”sdb”为标识。 3.3 对象、变量和属性 3.3 对象、变量和属性 脚本文件（ Script File） Script 文件的构成 DC综合环境设置(.synopsys_dc.setup)； 属性和约束信息； 综合命令（read,compile)； 控制流命令； Conditional: Looping: if (expr) {