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EDA 技术实用教程 第 10 章 VHDL基本语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.1 顺序语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.2 并行语句 10.3 属性描述与定义语句 10.3 属性描述与定义语句 10.3 属性描述与定义语句 10.3 属性描述与定义语句 习 题 习 题 习 题 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 KX康芯科技 PROCESS (a，b，c，d) BEGIN IF a= 0 AND b=1 THEN next1 = 1101 ； ELSIF a=0 THEN next1 = d ； ELSIF b=1 THEN next1 = c ； ELSE Next1 = 1011 ； END IF； END PROCESS； 10-7. 将以下程序段转换为WHEN_ELSE语句： 10-6. 比较CASE语句与WITH_SELECT语句，叙述它们的异同点。 KX康芯科技 程序1： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXAP IS PORT ( clk,a,b : IN STD_LOGIC; y : OUT STD_LOGIC ); END EXAP ; ARCHITECTURE behav OF EXAP IS SIGNAL x : STD_LOGIC; BEGIN PROCESS BEGIN WAIT UNTIL CLK =1 ; x = 0; y = 0; IF a = b THEN x = 1; END IF; IF x=1 THEN y = 1 ; END IF ; END PROCESS ; END behav; 10-8. 说明以下两程序有何不同，哪一电路更合理？试画出它们的电路。 KX康芯科技 程序2： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXAP IS PORT ( clk,a,b : IN STD_LOGIC; y : OUT STD_LOGIC ); END EXAP ; ARCHITECTURE behav OF EXAP IS BEGIN PROCESS VARIABLE x : STD_LOGIC; BEGIN WAIT UNTIL CLK =1 ; x := 0; y = 0;