集成电路课程设计报告--三输入异或门电路.docx

学号号 程 设 计课 程 名 称 ：集成电路设计 实 验 题 目 ： 三输入异或门电路设计学 生 姓 名：学 生 学 号 ：学 院（系）：信息数理学院专 业 班 级：指 导 教 师：实习时间： 2017 年 06 月19日 2017 年 06月 30日设计题目：设计出三输入异或门电路，列出工艺中需要的薄膜制备工艺和性能参数。设计原理：异或门（英语：Exclusive-OR gate，简称XOR gate，又称EOR gate、ExOR gate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、1个输出端，多输入异或门可由2输入异或门构成。三输入异或门在数字集成逻辑电路中主要用来实现逻辑异或的功能。对于三输入异或门来说，若输入为偶数（此处包括0）个高电平1，则输出为低电平0；否则输出为高电平1。异或门的应用范围广，在实际应用中可以用来实现奇偶发生器或模2加法器，还可以用作加法器、异或密码、异或校检、异或门倍频器、可控反相器等等。虽然异或不是开关代数的基本运算之一，但是在实际运用中我们依然会相当普遍地使用到分立的异或门。因此，我们为了熟练了解、掌握异或门这一基本逻辑电路，对异或门电路进行了这次课程设计。异或门的逻辑表达式：进一步可得到一位比较器的真值表：ABCYF0000100110010100110110010101011100111110电路设计：3.1使用S—edit画出电路电路原理图总电路图：分模块电路图1：与门分模块电路图2：反相器3.2使用T-Spice对画出电路原理图进行电路仿真电路仿真代码：vvddVdd GND 5.0 va A Gnd PULSE (0 5 200n 0.3n 0.3n 200n 400n)vb B Gnd PULSE (0 5 100n 0.3n 0.3n 100n 200n)vc C Gnd PULSE (0 5 50n 0.3n 0.3n 50n 100n).tran/op 1n 400n method =bdf.print tran v(Y) v(Y) v(C) v(B) v(A)3.3电路仿真结果：输入信号：输出结果：版图设计：4.1设计规则序号名称Rule distance/lambda1.1 Well Minimum Width10.0001.3 Well to Well(Same Potential) Spacing6.0002.1 Active Minimum Width3.0002.2 Active to Active Spacing3.0002.3a Source/Drain Active to Well Edge5.0002.3b Source/Drain Active to Well Space5.0002.4aWellContact(Active) to Well Edge3.0002.4b SubsContact(Active) to Well Spacing3.0003.1 Poly Minimum Width2.0003.2Poly to Poly Spacing2.0003.3 Gate Extension out of Active2.0003.4a/4.1a Source/Drain Width3.0003.4b/4.1bSource/Drain Width3.0003.5 Poly to Active Spacing1.0004.2a/2.5 Active to N-Select Edge2.0004.2b/2.5Active to P- Select Edge2.0004.3a Select Edge to ActCnt1.0004.4a Select Minimum Width2.0004.4c Select to Select Spacing2.0005.1A Poly Contact Exact Size2.0005.3A PolyContact to PolyContact Spacing2.0006.4AActive Contact to Gate Spacing2.0007.1 Metal1 Minimum Width3.0007.2Metal1 to Metal1 Spacing3.0007.3 Metal1 Overlap of PolyContact1.0007.4 Metal1 Overlap of ActiveContact1.0008.1 Via Exact Size2.0008.2 Via to Via Spacing3.0008.3 Metal1 Overlap of Via1.0008.4a Via to PolyContact spacing2.0008.5b