课程设计报告--3位数字频率计设计.docVIP

***********大学 课程设计报告 设计名称： 3位数字频率设计 姓 名： 学 号： 专业班级： 08级电子信息工程专业二班 院（系）： 计算机与信息工程学院 设计时间： 2011年1月４日至10日 设计地点： 电子信息楼4楼 指导教师评语： 成绩： 签名： 年 月 日 目录 题目 ：3位数字频率计 1页 数字频率计的功能…………………………………………………… 1页 数字频率计的设计思路……………………………………………… 1页 硬件资源概述………………………………………………………… 1~5页 各模块的VHDL语言描述与实现…………………………………… 5~13页 仿真模拟图…………………………………………………………… 13~15页 六、软件硬件结合实现………………………………………………　15~1７页 3位数字频率计设计 数字频率计的功能 我设计的是3位数字频率计，用3个十进制数字显示式频率，其频率范围为1MHz。有五个档位，并能自动换档。五个档的具体功能是： 1、计数溢出档，当频率计数超过量程时，自动显示溢出标---1.-1.-1; 2、1MHz档，显示000到999，默认单位为1KHz; 3、100KHz档，显示00.0到99.9，默认单位为1KHz; 4、10KHz档，显示0.00到9.99，默认单位为1KHz; 5、测周档，当所测频率小于0.99KHz时，显示数值变为周期，以毫秒为默认单位。 数字频率计的设计思路 1、时基的设计 在测频时，输入信号的频率大于频率计提供的基准频率，所以这时以频率计提供的基准频率信号为时基，输入信号为时钟信号，在频率计提供的基准信号周期里，计算输入信号的周期数，再乘以频率计的基准频率，就是输入信号的频率值。测周时，输入信号的频率小于频率计提供的基准频率信号，所以要以频率计提供的基准频率信号为时钟信号，以输入信号为时基信号，在输入信号周期内，计算频率计提供的基准信号的周期数，再乘以基准频率的周期值，就是输入信号的周期值。 输入信号是未知的，所以要求其自动调档，当测频为10KHz档时，提供时基应该是0.01KHz的脉冲。当测频为100KHz档时，提供的时基为0.1KHz的脉冲。当测频为1MKHz时，提供的时基为1KHz。用一分频器对50MHz的晶振进行分频得到1KHz的脉冲。然后用一个有100个状态状态机实现持续1ms、10ms、100ms的高电平即不同档位的闸门信号，状态机用1KHz的脉冲信号触发，产生1ms的高电平，只需在状态99的时候产生高电平，状态100时回到高电平；产生10ms的高电平，只需在状态90的时候产生高电平，在状态100的时候回到低电平。产生100ms的高电平，则需在状态为1前的一个状态产生高电平，直到状态100的时候回到低电平。在100个状态中，有很多状态的功能是相同的，可以将它们合并。 计数器的设计 各个档位之间的转换应遵循设计要求，要根据在时基有效时间内的计数值进行判断。计数器可以定义成一个整形信号，这样计数器加1就非常方便，要显示计数的数值，直接用三位数码管动态扫描实现显示个位、十位、百位。这样显示就要求计数器遵循加法逢十进一的规则。然后在不同的档位，小数点的位置不同，所以小数点的显示要以所在档位为判断条件。 3、模块划分 可以将计数器跟七段译码器设计成单独的模块，这样更省资源，利用率更高。 硬件资源概述 A、EP1C12核心板 EP1C12核心板为基于Altera Cyclone器件的嵌入式系统开发提供了一个很好的硬件台， 它可以为开发人员提供以下资源： 1、 主芯片采用Altera Cyclone器件EP1C12F324C8 2 、EPCS4I8配置芯片 3 、4个用户自定义按键 4 、4个用户自定义LED 5 、1个七段码LED 6 、标准