8DSP-TS201板卡概要设计方案-v0.5.doc

8DSP-TS201板卡概要设计方案 V0.5 版本修改信息 V0.1：2008年4月3日，初稿； V0.2：2008年4月5日，经过胡善清审阅后，内容有较大改动； V0.3：经过第一次方案评审以后，修改了很多地方； V0.4：第二次方案评审之前，修改内容包括： 确定ZBTRAM的型号，从而确定FPGA的选型，提出2种FPGA的方案。 针对板卡的预布局，进行总线的信号完整性前仿真，提出菊花链的布线方式与相应布线规则。 添加DSP通过FPGA访问ZBTRAM的时序分析。 添加ZD接插件的相关资料与选型准则。 更新板卡系统结构框图。 更新FPGA的功能结构框图。 V0.5：第二次方案评审之后，修改了一些内容。 在估计RocketIO功耗的时候有问题，每个端口最多350mW，那么2片FPGA，一共16个RocketIO端口总共5.6W，RocketIO用2.5V供电，则需要提供的电流：2.24A，因此用LT1764能提供3A电流可以满足要求。 ZBTRAM更改为2.5V的BGA封装； FPGA选型确定：为方案1，用FF1152封装的2VP30。 添加DSP的ID识别设计； 增加对总线的时序分析； 将RocketIO分配在J2上，RapidIO分配在J3上； 增加单独的调试章节； 增加低功耗模式章节； 保留J5的FPDP和同步定时，与以前的板卡兼容； 电源分配和电源模块的选择发生改变； 8DSP-TS201板卡概要设计方案将从以下几个方面对板卡的设计进行论述： 需求分析； 板卡核心器件选型； 板卡系统级拓扑仿真； 重要数据总线时序分析； 高速差分接插件选型； 系统结构框图； FPGA所需实现的功能描述； 系统应用扩展分析； 时钟电路设计； 电源电路设计； DSP ID识别设计； 同步定时的设计； 板级加载调试接口设计； 低功耗模式的设计； 需求分析 根据8DSP-TS201板卡所应对的3个项目的需求进行简单分析，并给出需求分析的结论。 38所YJ 38所YJ信号处理机的功能主要包括两种模式：1、PD模式；2、STAP模式；两种模式对信号处理机的传输带宽、存储量、处理量的需求是不同的。 PD模式 基本的PD模式是将DBF形成器所生成的40个波束进行PD、MTI处理，其算法流程为： 无 通过与魏晋的讨论得出结论为：PD模式对信号处理机的传输带宽、处理量要求不大，但是对存储量的需求稍大。 STAP模式 STAP模式的算法流程入下图所示： 从上面的算法流程并参见《38AEW运算量估计》中可以看出实时性的瓶颈主要集中在矩阵求逆运算和求协方差矩阵运算。 考虑处理128个PRT，128个多普勒通道组，每个PRT有600点数据。分配到15个处理节点中计算，每个节点（48点原始数据）处理48点协方差矩阵。则单个处理节点运算量列表如下。 48次16×128加权cFFT：3.44ms； 128次48个16×16协方差矩阵运算：15.73ms 128次48个协方差矩阵平均：2.57ms 128次16×16矩阵求逆：160ms 其余：约1400us 总时间：183ms/单片600MHz TS201。 由此可知，处理的实时性的瓶颈主要是128×5次16×16矩阵求逆运算。 可以采用增加运算节点、减少多普勒通道、减少每个节点处理采样点数的方法，提高系统的实时性。 实时性约束： 考虑通过并行流水的形式，完成整体处理。在当前脉组时间内，计算上一个脉组的数据。一个脉组的总时间为：128×0.24685ms（PRF＝4051Hz） ＝31.6ms。 因此，将上述48点内的处理流程，平均分配到8片DSP内完成，则总时间消耗为23ms。要求DSP运行效率为73%。 最后的结论为需要单板集成8片TS201芯片。 607 607所实现的STAP运算主要是矩阵的大小比38所的要大，因此在运算量上更加的苛刻。STAP算法流程相同，其结论大致为： 考虑处理32个PRT，32个多普勒通道组，每个PRT有6000点数据。分配到30个处理节点中计算，每个节点（200点原始数据）处理150点协方差矩阵。则单个处理节点运算量列表如下。 18×32加权cFFT：772us 32次150个54×54协方差矩阵运算：70ms 32次150个协方差矩阵平均：724us 32次54×54矩阵求逆：100ms 其余：约100us 总时间：172ms/单片600MHz TS201。 由此可知，处理的实时性的瓶颈主要是150个协方差矩阵运算和32次54×54矩阵求逆运算。 可以采用增加运算节点、减少多普勒通道、减少每个节点处理采样点数的方法，提高系统的实时性。 实时性约束： 考虑通过并行流水的形式，完成整体处理