实验讲义－实验7计数器及其应用.ppt

实验讲义 实验七 计数器及其应用 实验目的 1. 学习集成触发器构成计数器的方法 2. 掌握中规模集成计数器的使用方法及功能测试方法。 3. 用计数器构成1/N分频电路。 实验原理(重点） 1.用D触发器构成异步二进制加/减计数器 设计步骤： A. 理解问题 未规定计数器的位数，假定为4位，那么有24＝16个状态。分别为：0000，0001，…,1111. 减计数器状态转换表 CP3 CP2 CP1 CP0 Q3n Q2n Q1n Q0n Q3n+1 Q2n+1 Q1n+1 Q0n+1 ↑ 0 0 0 0 0 0 0 1 ↑ ↑ 0 0 0 1 0 0 1 0 ↑ 0 0 1 0 0 0 1 1 ↑ ↑ ↑ 0 0 1 1 0 1 0 0 ↑ 0 1 0 0 0 1 0 1 ↑ ↑ 0 1 0 1 0 1 1 0 ↑ 0 1 1 0 0 1 1 1 ↑ ↑ ↑ ↑ 0 1 1 1 1 0 0 0 ↑ 1 0 0 0 1 0 0 1 ↑ ↑ 1 0 0 1 1 0 1 0 ↑ 1 0 1 0 1 0 1 1 ↑ ↑ ↑ 1 0 1 1 1 1 0 0 ↑ 1 1 0 0 1 1 0 1 ↑ ↑ 1 1 0 1 1 1 1 0 ↑ 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 驱动方程与状态方程 计数器除了时钟无有其他输入，驱动方程无（如需复用则不同，需要加互斥共享控制信号与驱动逻辑） 状态方程：从状态方程可知次态是翻转的，只是翻转周期不一样。故： 电路实现 减计数器状态转换表 CP3 CP2 CP1 CP0 Q3n Q2n Q1n Q0n Q3n+1 Q2n+1 Q1n+1 Q0n+1 ↑ 1 1 1 1 1 1 1 0 ↑ ↑ 1 1 1 0 1 1 0 1 ↑ 1 1 0 1 1 1 0 0 ↑ ↑ ↑ 1 1 0 0 1 0 1 1 ↑ 1 0 1 1 1 0 1 0 ↑ ↑ 1 0 1 0 1 0 0 1 ↑ 1 0 0 1 1 0 0 0 ↑ ↑ ↑ ↑ 1 0 0 0 0 1 1 1 ↑ 0 1 1 1 0 1 1 0 ↑ ↑ 0 1 1 0 0 1 0 1 ↑ 0 1 0 1 0 1 1 0 ↑ ↑ ↑ 0 1 1 0 0 0 1 1 ↑ 0 0 1 1 0 0 1 0 ↑ ↑ 0 0 1 0 0 0 0 1 ↑ 0 0 0 1 0 0 0 0 ↑ 0 0 0 0 1 1 1 1 减计数器电路实现 电路复用互斥控制 Mutex是复用控制信号，其输入为高，是加计数，为低是减计数。 CP0也加入与门控制，是为了保证延时相等，减少竞争冒险。 实验原理 2. 集成十进制计数器CD40192(74LS192) 具有双时钟输入功能，具有异步清0和置数输入 MR(P14),异步清0输入，高电平有效 LD(P11),异步置数输入，低电平有效，LD=0时，Q0=D0,...,Q3=D3 CPU(P5),向上计数脉冲输入，CPD（P4）向下计数脉冲输入。 CO（P12), 向上计数溢出进位输出，低电平有效 BO(P13),向下计数溢出借位输出，低电平有效 P0-P3(或D0-D3),数据输入，Q0-Q3, 数据输出 CD40192 与74LS192引脚图 74LS192-193状态转换图（重点） 实验原理 3.计数器的级联使用 实验原理（难点） 4. 任意进制计数器的实现 利用具有异步清0和异步置数功能的计数器实现，外加组合逻辑电路改变计数器状态机的驱动方程，从而改变状态转换图。 M进制确定，则状态转换图亦确定。例如教材图4-7-4的6进制计数器，Q1,Q2为1时，计数至6,与非门输出为0，非门输出为1,计数器被清0,重新开始计数。又如图4-7-5的421进制计数器，Q10=1,Q21=1Q32=1,为421,与非门输出为0.RS锁存器置1,LD输入0.每级计数器输入0,重新开始计数。 实验内容与步骤 1. 用D触发器构成4位计数器 　电路图如前所述。 A. 数据清0,　B. 将CP0逐次输入单次脉冲，观察输出端的反应。 C. 用二踪示波器观察输出端波形。 D.连城减计数器，重复上述步骤。 实验内容与步骤 2.测试74LS192的逻辑功能 A.异步清0 B.异步置数 C.加法计数 D.减法计数