基于ML605的10GEPON设计.doc

基于ML605 FPGA的10GEPON设计 1、系统框架 图1.1 系统框架图 FPGA 通过XAUI接口与AEL2005模块相连，需要逻辑及8051核软硬件结合控制实现三种自环的操作：Line Loop、PHY XS Line Loop及FPGA XGMII Loop；上图中FMC_HPC模块对应ML605的J64模块，且需要的时钟频率为156.25MHz。 对应的系统实物图如下所示： 图1.2 系统实物图 注意：其中采用的是两根多模光纤与Smartbits数据通信测试仪的XFP模块相连。 FMC_HPC配置的是GTX Bank112中GTXE1_X0Y0、GTXE1_X0Y1、GTXE1_X0Y2、GTXE1_X0Y3，并由管脚MGTREFCLK0P_112、MGTREFCLK0N_112提供156.25MHz的时钟频率： 图1.3 本测试中Virtex-6 GTX的配置 2 XAUI IP设计 2.1 XAUI IP介绍 XAUI利用4对3.125Gbps差分通道（4-lane）传输10G以太数据。每对差分通道采用8b10b编码，以方便差分数据的恢复。信号采用CML电平。为了实现发送与接收的通道，在发送方插入特定的码字。XAUI IP与用户端口采用XGMII的接口标准。 在FPGA内部，XAUI接口的框架如下图所示： 其特性为： 对于每一个通道而言，产生IDLE字码 每一对差分通道完成字同步 四队通道Alignment设置。 控制字含义 IDLE字符规则： (1) 在||T||之后必须跟 2.2 Xilinx XAUI IP生成 打开Core Generator选择xaui 10.2版本，并选择XGMII接口如下所示，跟物理层可以完美对接： 图2.1 XAUI IP 生成 生成好后在工程中加入自动生成的example的例子这里注意要把ODDR的部分隐去。因为我们用的这块不作为最终工程的top顶层。 3 MDIO接口设计 3.1 系统框图 MDIO控制接口框图如下图所示。MDIO控制逻辑采用Wishbone接口，MDIO接口提供四个信号。MDIO的发起操作有两种：可以通过寄存器发起本次操作（快速访问，在发起操作之后，处理器可以做其他工作，然后通过读取寄存器来判断本次操作是否已经完成），也可以通过直接访问Wishbone总线直接访问MDIO设备。 图3.1 MDIO接口框图 3.2 Wishbone接口信号定义 从WISHBONE Master端来看，WISHBONE协议接口定义如下表所示： 信号信号方向含义Rst输入系统复位信号，高电平有效Clk输入系统时钟cyc_i输入单次总线访问持续信号：在整个总线访问周期内该信号置高。一旦检测到ACK_I信号为高，则该信号置低，表示单次总线访问周期结束。不支持突发传输we_i输入读写控制信号：仅仅高电平表示本次mdio访问为写操作，低电平读有效。tgc_i输入Washbone访问类型标识信号,高表示访问内部寄存器，低电平表示直接访问MDIOaddr_i[9..0]输入寄存器地址信号： 当tgc_i为高。 Addr_i[1:0]: 2’b00, ctl寄存器;2’b01, data_o寄存器；2’b10, data_i寄存器 当tgc_i为低时，addr_i[4:0], reg地址；addr_i[9:5], phy地址ack_o输出反馈信号：置高一个时钟，标示单次总线访问周期结束。data_o [15..0 ]输出数据输出：输出mdio读操作的得到的数据，在ack_i置高后有效。data_i [15..0]输入数据输入：输入需要在wishbone写操作时存入不同寄存器的数据。 图3.2 WISHBONE操作时序示意图 3.2 MDIO接口定义（外部接口） 图3.3 MDIO外部接口 信号信号方向含义MDC输出时钟信号：输出mdio总线的时钟信号，在802.3协议规定的最高时钟频率为8.3MHz。MDIO双向mdio数据信号：用于传输STA和PHY之间的控制和状态信息。 此处定义的mdio接口提供了一种简单的、双线的、串行接口，其目的是连接控制端和被其控制的PHY设备，以达到控制PHY设备和获知PHY设备状态的功能。 3.3 内部寄存器定义 寄存器含义偏移地址含义MDIO_CON(R/W)0MDIO控制寄存器：详见X.2.1DATA_o(R/W)1MDIO数据寄存器：用于写入mdio端口需要发送的数据。可以进行读写操作。DATA_i(R)2MDIO接收到得数据，只有在Start/busy状态信号为0 时，该信号才有效3.3.1 MDIO_CO