第四章_原理图输入方法(改）.ppt

(2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。 (3) 将当前文件设置成Project，并选择目标器件为EPF10K10LC84-4。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。 图4-21 在顶层编辑窗中设计好全加器 (5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。 (6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。 图4-22 1位全加器的时序仿真波形 4.1.2 设计流程归纳 图4-23 MAX+plusII一般设计流程 4.1.3 补充说明 1. 编译窗口的各功能项目块含义 Compiler Netlist Extractor 编译器网表文件提取器 Database Builder 基本编译文件建立器 Logic Synthesizer 逻辑综合器 Partitioner 逻辑分割器 Timing SNF Extractor 时序仿真网表文件提取器 Fitter 适配器 Assembler 装配器 2. 查看适配报告（见P84) 4.2 2位十进制数字频率计设计 4.2.1 设计有时钟使能的两位十进制计数器 (1) 设计电路原理图。 图4-24 用74390设计一个有时钟使能的两位十进制计数器 (2) 计数器电路实现 图4-25 调出元件74390 图4-26 从Help中了解74390的详细功能 (3) 波形仿真 图4-27 两位十进制计数器工作波形 4.2.2 频率计主结构电路设计 图4-28 两位十进制频率计顶层设计原理图文件 图4-29 两位十进制频率计测频仿真波形 4.2.3 测频时序控制电路设计 图4-30 测频时序控制电路 图4-31 测频时序控制电路工作波形 4.2.4 频率计顶层电路设计 图4-32 频率计顶层电路原理图(文件：ft_top.gdf) 图4-33 频率计工作时序波形 4.2.5 设计项目的其他信息和资源配置 (1) 了解设计项目的结构层次 图4-34 频率计ft_top项目的设计层次 (2) 了解器件资源分配情况 图4-35 适配报告中的部分内容 图4--36 芯片资源编辑窗 (3) 了解设计项目速度/延时特性 图4-37 寄存器时钟特性窗 图4-38 信号延时矩阵表 (4) 资源编辑 (5) 引脚锁定 图 4-39 Device View窗 * KX康芯科技 * EDA技术实用教程 第4章 原理图输入设计方法 4.1 1位全加器设计向导 4.1.1 基本设计步骤 步骤1：为本项工程(Project)设计建立一个相应的文件夹,此文件夹被EDA软件默认为工作库(Work Library). 注意： 文件夹名不能用中文，且不可带空格。 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct 注意:不可 用中文且不可有空格 步骤2：输入设计项目和存盘 图4-1 进入MAX+plusII，建立一个新的设计文件 使用原理图输入 方法设计，必须 选择打开原理图 编辑器 新建一个设 计文件 图4-2 元件输入对话框 第1步：首先在这里用 鼠标右键产生此窗口， 并选择“Enter Symbol” 输入一个元件 第2步：然后用鼠标 双击这基本硬件库 第3步B:或在基本硬件库 中用鼠标选中所需逻辑元件 可在这里直接 输入元件名称， 如AND2,INPUT 第3步A： 等元件 图4-3 将所需元件全部调入原理图编辑窗，并摆放好位置 连接好的原理图 输出引脚－ OUTPUT 输入引脚－ INPUT 按住左键不放，拖动鼠 标将它们连接成半加器 2输入与门－AND2 非门－NOT 异或非门－XNOR 图4-4 将连接好的原理图存盘 第1步：点击存盘按钮 第2步：将文件名取为： h_adder.gdf 注意，要存在自己建 立的文件夹中 步骤3：将设计项目设置成工程文件(PROJECT) 图4-5 将当前的设计文件设置成工程文件 第1步：点击这里 第2步：选择此项将当前 的原理图设计文件设置 成工程 第3步：最后注意此 路径指向的改变 注意，核查此路径是否指 向当前的工程文件！ 注意：核查标题栏文件的路径是否指向本次设计的工程文件 步骤4：选择目标器件并编译 图4-6 选择最后实现本项设计的目标器件 首先选择这里 器件系列选择窗， 选择ACEX1K系列 根据实验板上的目标器件 型号选择，如选EP1K30 注意，首先消去这里的 勾，以便使所有速度级 别的器件都能显示出来 图4-7 对工程文件进行编译、综合和适配等操作 选择编译器 编译窗 消去Quar