《VHDL程序设计》课件.ppt

第5章 VDHL程序设计介绍 5.1 VHDL程序的基本结构 5.1.1 实体说明 5.1.2 结构体 5.1.3 库、程序包 1. 库 2.程序包 5.1.4 配置 5.2 VHDL语言要素 5.2.1 VHDL的文字规则 5.2.2 数据对象(DATA OBJECTS) 5.2.3 数据类型 5.2.4 运算符（操作符） 5.3 VHDL程序的常用语句 5.3.1 VHDL并发语句 5.3.1.1 信号赋值语句 5.3.1.2 进程语句 5.3.1.3 块语句结构（BLOCK） 5.3.1.4 元件例化语句 5.3.1.5 生成（Generate）语句 5.3.2 顺序语句 5.3.2.1 wait语句 5.3.2.2 if语句 5.3.2.3 case语句 5.3.2.4 LOOP语句 5.3.2.5 NEXT语句 5.3.2.6 EXIT语句 5.3.2.7 null语句 5.4 VDHL程序设计实例 5.4.1 常用组合电路的设计 5.4.1.1 门电路 5.4.1.2 编码器与译码器 5.4.1.3 数据选择器 5.4.1.4 数据比较器 5.4.1.5 加法器 5.4.2 常用时序电路的设计 5.4.2.2 D触发器设计 5.4.2.3 寄存器设计 5.4.2.4 计数器设计 5.5 有限状态机 5.5.1 状态机的分类 5.5.2 状态机的设计实现 1. 状态机的表示方法 2. 状态机设计举例 (2) 双进程状态机描述: (3) 三进程状态机的描述: 5.5.3 状态机的复位 5.5.4 Moore 型状态机的信号输出方式 1. 同步信号输出方式 2. 状态信号直接输出方式 3. 并行译码信号输出方式 5.5.5 状态编码 process(rst,clk) begin if rst = ’1’ then we = ’0’; oe = ’0’; states = idle; elsif (clk’event and clk=’1’) then case states is when idle = we = ’0’;oe = ’0’; if (ready=’1’) then states = dec; else states = idle; end if; when dec = we = ’0’; oe = ’0’; if (rd_wr = ’1’ ) then states = read; else states = write; end if; idle ready ready dec read rd_wr write rd_wr ready ready ready ready when read = we = ’0’;oe =’1’; if (ready=’1’) then states = idle; else states = read; end if; when write = we =’1’;oe = ’0’; if (ready =’1’) then states = idle; else states = write; end if ; end case; end if; end process; end state_machine; idle ready ready dec read rd_wr write rd_wr ready ready ready ready 次态 逻辑 输出 逻辑 状态 寄存器 reset clock 二进程状态机通常采用的描述方法是： 进程1描述状态寄存器，该进程又称为主控时序进程 进程2描述次态逻辑和输出逻辑，该进程又称为主控组合进程 主控时序进程是对工作时钟信号敏感的进程，作为状态机的驱动泵。 【程序5.4.4】 l