VHDL设计举例.ppt

12、二进制除法器 除数 被除数 商 余数 除法＝减法＋移位 0 1 0 0 0 0 1 1 1 1 1 0 1 1 0 0 0 0 1 1 1 ？ 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 ？ 1 1 0 1 0 1 1 1 1 1 1 0 ？ 1 1 0 1 0 0 0 1 0 1 1 0 1 1 1 0 1 0 0 1 0 1 1 0 1 ？ 1 1 0 1 移位 比较，减法 移位 比较，移位 比较，减法 移位 比较，移位 0 0 1 0 1 1 0 1 0 余数 商 被除数 除数 0 1 0 0 0 0 1 1 1 0 1 1 1 溢出条件 135 7 此时，商大于15，不能用4位二进制数表示，产生溢出，除非用5位表示商 数据入 被除数 （累加器） （商） 16位全加器 16位取补器 除数 符号 主控制 4位 计数器 有符号数除法的操作步骤如下: 1．从总线读入被除数高位部分，将被除数的符号复制到符号触发器。 2．从总线读入被除数低位部分。 3．从总线读入除数。 4．如果被除数为负，则对其求补。 5．如果出现向上溢出，则进入完成状态。 6．否则通过一系列的移位和相减完成除法操作。 7．当除法完成，如果需要则对商求补，并进入完成状态。 * * 数字系统VHDL设计 金明录 教授 2009年 夏季 数字系统的VHDL设计 金明录 教授 4.8 移位-加法结构乘法器 部分积只能是被乘数(1101)进行适当移位后的结果或者0 每个部分积一形成立刻加到一起，而不是等得到所有的部分积后再加到一起，这样做避免了一次计算两个以上的二进制数加法。 连续-并行乘法器 library IEEE; use IEEE.numeric_bit.all; entity mult4X4 is port(Clk, St: in bit; Mplier, Mcand: in unsigned(3 downto 0); Done: out bit); end mult4X4; architecture behave1 of mult4X4 is signal State: integer range 0 to 9; signal ACC: unsigned(8 downto 0); -- accumulator alias M: bit is ACC(0); -- M is bit 0 of ACC begin process(Clk) begin if Clkevent and Clk = 1 then -- executes on rising edge of clock case State is when 0= -- initial State if St=1 then ACC(8 downto 4) = 00000; -- begin cycle ACC(3 downto 0) = Mplier; -- load the multiplier State = 1; end if; when 1 | 3 | 5 | 7 = -- add/shift State if M = 1 then -- add multiplicand ACC(8 downto 4) = 0 ACC(7 downto 4) + Mcand; State = State + 1; else ACC = 0 ACC(8 downto 1); -- shift accumulator right State = State + 2; end if; when 2 | 4 | 6 | 8 = -- shift State ACC = 0 ACC(8 downto 1); -- right shift State = State + 1; when 9 = -- end of cycle State = 0; end case; end if; end process; Done = 1 when State