第六章Layout.ppt

集成电路版图设计—物理设计 发展历史 红膜：用带有红膜的双层塑料，手工或机械制作图形，然后通过粗缩和精缩，将图形转移到铬版上。 大型计算机制作图形，然后通过图形发生器将图形转移到铬版上。 UNIX工作站：用图形设计软件如Mentor graphics, Cadence, Compass, Daisy等在工作站上实现图形设计。将软件移植于PC机上。 发展方向：由劳动密集型向自动化方向发展。 版图综合：能通过代码生成版图。 版图移植：通过映射和尖端压缩技术，版图能够交替地从一种设计规则移植到另一种设计规则。 版图验证：验证版图设计的正确性。如DRC，ERC，电路提取，LVS等 布局布线：布局布线和优化。 版图设计定义： 创建工程制图的精确的物理描述过程，而这一物理描述遵守由制造过程、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。 版图的设计以制造工艺为基础，通过对制造工艺的研究，确定出版图设计的方案和设计规则。 版图设计的计算机辅助设计工具 a phi ~phi b 电路特征 MUX2:1 读图小结： 1、先根据图层判断各工艺层。与n阱（衬底）相连为电源线，与p阱（衬底）相连为地线。 2、反相器PFET接电源，nFET接地，共用一条栅，输出一个节点。栅并联构成大尺寸晶体管反相器。 3、nFET串联“与”，并联“或”。记住CMOS本质上是“非”逻辑。 4、源和漏均不接电源和地，而是nFET和pFET源相连，漏相连，分别为不同的栅，则为传输门。 5、接触孔用最小尺寸，但要尽量多。 典型的较复杂单元的分析 －－根据已知基本单元结构寻找规律，画出电路。 PHI D Q Q=D D Phi ~Phi Phi ~Phi ~Phi ~Phi ~Phi Phi Phi Phi 单时钟控制上升沿D触发器 PHI D Q AO222输出作DFF的输入 布线区域 课后练习： 请根据版图（参考书或课本p134-137），绘制电路图。认真体会版图设计与工艺过程的关系。 版图输出数据格式： TDB GDSII Format CIF Format (CIF written by the Tanner Research layout editor, L-Edit); (Version: 9.00); (TECHNOLOGY: Generic~0.5~micron~N-Well~Process); (DATE: 28 Oct 2006); (FABCELL: NONE); (L-Edit Layer Poly = CIF Layer CPG); (L-Edit Layer Active = CIF Layer CAA); (L-Edit Layer Metal1 = CIF Layer CMF); ((SCALING: 1 CIF Unit = 1/2000 Microns); L CPG; B 20000 100000 50000,30000; //多边形 L CAA; B 100000 60000 50000,30000; 多边形 L CMF; //层描述 R 40000 0,0; //圆描述(R 0,0) 版图设计流程 制定版图规划 列出特殊要求清单 设计实现 创建单元，布局、布线 版图验证 基于目测和计算机检查 DRC，ERC 最终步骤 版图参数提取，LVS 仿真 规划你的工作 实现 验证 听取他人的意见 制定版图规划 定义信号 接口位置和宽度 关键信号和特殊信号 考虑特殊设计要求 如对称的版图单元， 防护频带、噪声等 估计尺寸和层次划分 对组件和尺寸进行版图 规划，划分层次、区域 确定电源网格和全局信号 位置、宽度、全局连接等 根据电路性能要求、设计时间等因素，制定整个版图设计策略。全定制、半定制、选用何种单元等。 设计中的非标准部件要求。 版图规划 1、棒形图（Stick Diagram)是对版图规划的一种简单方法 优化 合并电源线和地线 P管和n管中间可预留布线通道 尽可能合并有源区，共用节点，减小电容节点，减小连线长度。连线少交叉 课堂练习： 用棒形图设计：F= ~(a.(b+c)) 课后练习： 用棒形图设计NOT，NAND2，NOR2，　AOI22，　OAI22门。 上机内容：准备好优化的棒形图，用1.2um设计规则设计对称反相器的版图，以对称反相器为基础，设计与非门，或非门版图。 a b c VDD Vss F a b c VDD Vss F 制定版图规划 2、层次化设计 引用或使用其他组元作为自身结构的一部分，子组元（叶单元）可以引用其他组元…… 优点： 1、节约计算机资源 2、组元重用，设计好的组元可被反复利用，提高设计效率 3、并行工程：划分的不同子组元可以进行同时设计。 将各种门设计成叶单元，通过调用组成更大的单