嵌入式实时信号处理系统设计-Part5U.ppt

RapidIO结构层次： RapidIO 包含三层架构： 逻辑层：执行协议，协议中有数据包的格式； 传输层：定义寻找系统以发送数据包； 物理层：包含系统级接口信息，如电气特性，错误管理，基本控制流程。 在RapidIO架构中，一种传输层可兼容不同特性的逻辑层和物理层。 RapidIO互联架构： 当前，RapidIO支持两种物理层标准：8/16 LP-LVDS和1x/4x LP-Serial。8/16 LP-LVDS标准是一个点对点的同步时钟DDR接口，1x/4x LP-Serial是点对点的交流耦合时钟恢复接口，这两种时钟接口不能兼容。 KeyStone架构具有的SRIO支持1x/4x LP-Serial标准，SRIO中的并串转换器（SerDes）也符合该标准。SRIO目前包括四个频率：1.25、2.5、3.125和5Gbps，这些速率为每组差分线的总传输带宽。SRIO可为1x和4x端口提供这些速率。一个1x端口被定义为一组TX差分对和一组RX差分对。4x端口也可配置为4组1x端口；这样就能提高一种可增减的方式来支持1~16Gbps的速率。 SRIO设备间连接方式： KeyStone设备中的SRIO支持以下特性： 符合RapidIO REV2.1.1互联规范； 符合LP-Serial REV2.1.1规范； 4x SRIO，支持如下配置:1x端口，可选4个1x端口；2x端口，可选2个2x端口；2x端口和1x端口，可选1个2x端口和2个1x端口；4x端口，可选1个4x端口； TI的并串转换器（SerDes）中集成了时钟恢复； 不同端口可运行在不同速率（只支持整数倍速率，如2.5G和5G）； 包含CRC的硬件错误处理； 未使用的端口可断电降低功耗； 向CPU产生中断（门铃数据包和内部调度）； 支持8位和16位的设备ID； 支持多路ID； 支持接收34位的地址； 支持数据格式：字节，半字，字，双字； 被定义为大端模式； 支持Direct IO和Message Passing两种传输方式； 数据负载为256B。 （2） PCI-e PCI Express(PCI-e)模块是一种多线IO连接方式，它是提供了低引脚占用、高可靠性、每条线5.0Gbps的高速数据传输特性,如基于背板的串行链路。PCI-e是继ISA（Industrial Standard Architecture，工业标准结构总线）和PCI（Peripheral Component Interconnect，外设互联标准）之后的第三代通用串行互联技术。广泛用于多个市场如：桌面、移动、服务器、存储和嵌入式等。 版本 数据带宽 单向单通道带宽 双向16通道带宽 原始 传输率 解码 发表 日期 1.0 2Gb/s 250MB/s 8GB/s 2.5Gb/s 8/10 2002年 1.0a 2Gb/s 250MB/s 8GB/s 2.5Gb/s 8/10 2003年 1.1 2Gb/s 250MB/s 8GB/s 2.5Gb/s 8/10 2005年 2.0 4Gb/s 500MB/s 16GB/s 5.0Gb/s 8/10 2006年 2.1 4Gb/s 500MB/s 16GB/s 5.0Gb/s 8/10 2009年 3.0 8Gb/s 1GB/s 32GB/s 8.0Gb/s 128/130 2010年 4.0 16Gb/s 2GB/s 64GB/s 16.0Gb/s 128/130 2014年 PCI-e总线版本： PCI-e总线使用端到端的连接方式，在一条PCI-e链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCI-e总线使用的层次结构与网络协议栈较为类似。 发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)。在PCI-e总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCI-e链路可以由多个Lane组成。 PCI-e总线的层次结构： PCI-e总线采用了串行连接方式，并使用数据包(Packet)进行数据传输。在PCI-e总线中，数据报文在接收和发送过程中，需要通过多个层次，包括事务层、数据链路层和