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第 实验项目
实验一 基本组合逻辑电路设计
一、实验目的
Quartus II 软件的使用方法，学习VHDL语言的程序设计流程，熟练运用 Quartus II 软件对所设计的VHDL程序进行编译、调试、仿真及下载等。
2．熟悉KH-310智能可编程器件实验开发系统，掌握对现场可编程门阵列FPGA（Field Programmable Gate Array）的编程技巧。
二、实验器材
三、实验内容
用VHDL语言和原理图分别完成设计、仿真和下载基本逻辑门电路半加器的过程：
输入：a，b； 输出：求和sum，进位c；
、实验步骤
1. 新建文本文件
在Quartus Ⅱ管理器界面
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