EDA及VHDL实验指导书060438.doc

实验一 1位全加器的设计 一、实验目的 1、掌握Quartus软件使用流程。 2、熟悉ZY11EDA13BE型实验箱的开关按键模块，LED显示模块。 二、实验内容 在Quartus软件中使用原理图输入法设计并实现一个1位全加器。 三、实验仪器 1、ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED2、并口延长线，JTAG延长线。3、安装Quartus软件的PC机。 四、实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合,相同为1,不同为0）来实现。先设计底层文件：半加器,再设计顶层文件全加器。 （1）半加器的设计：半加器表达式：进位：co=a and b 和 ：so=a xnor (not b) 半加器原理图如下： （2）全加器的设计： 全加器原理图如下： 五、实验注意事项： 实验指导书中的所有实验内容都是针对主板系统的核心芯片EP1K30QC208-2来设计的， 实验原理中提供了管脚分配情况，管脚分配好后必须通过成功编译才可以下载配置。 六、实验步骤 本实验的详细设计步骤可以参考附带光盘的示例课件。 1、在Quartus软件中新建原理图文件，输入原理图，进行编译，仿真。 2、指定目标器件，并对编译通过的原理图分配管脚（可参考实验原理），分配完后再 编译一次。 3、用并口延长线连接计算机机箱并口和实验箱并口插座，用JTAG延长线连接通用编程模块下载接口插座和配置模块核心芯片下载接口插座，接通实验箱电源，将实验箱电源按钮APW1,APW2按下，电源指示灯PL0-PL4亮。 4、下载配置文件f_adder.pof到目标芯片。 5、将拨码开关CTRL的（2）、（4）、（8）均设置为“ON”。 6、拨位开关KD1、KD2、KD3分别作为全加器a输入，b输入和进位c输入。LED1、LED2分别作为全加器进位和全加和。记录全加器的实验结果填入实验报告。灯亮表示‘1’（高电平），灯灭表示‘0’（低电平）。 七、实验报告 列出半加器与全加器的真值表。如果实验室条件允许，打印半加器和全加器仿真波形图贴于实验报告中。 用文字描述出怎样实现层次化设计。 1位全加器的实现方法很多，画出其它方法的原理图。 八、思考题 多位全加器就是在一位的原理上扩展而成的，设计出原理图输入的8位全加器。 集成电路全加器芯片有7480、7483等，试述其内部结构是如何实现的？ 参考全加器的设计思路设计出原理图输入的1位全减器。（提示：全加器的设计是根据真值表来建立最简表达式，最简表达式应该是一些基本门电路，同样全减器的设计也是如此）实验二 基本逻辑门实验 一、实验目的 熟悉并掌握简单的VHDL程序的基本结构。 二、实验内容 分别设计并实现与门、或门、反相器的VHDL模型。 三、实验仪器 ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。 四、实验原理 1、二输入与门（AND Gate）： 在该模型中计算两个输入信号in1和in2的逻辑与，输出结果为out1，逻辑表达式为out1＝in1 AND in2。下例19-1-1即为该逻辑门的VHDL模型： 例19-1-1还可以使用进程的等价方式，如下面的例19-1-2所示： 实验三 基本组合逻辑电路的VHDL模型 一、实验目的 1、掌握简单的VHDL程序设计。 2、掌握用VHDL对基本组合逻辑电路的建模。 二、实验内容 分别设计并实现缓冲器、选择器、译码器、编码器、移位器、全加器的VHDL模型。 三、实验仪器 ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。 由于模型中使用了std_Logic和std_Logic_vector数据类型，sel可能的数值不止四种，所以两种模型中都有一个分支来处理其他的数值。在综合的时候，EDA工具一般都忽略这一分支。除了处理三态器件中的高阻态‘Z’外，综合工具采用完全相同的方法来处理std_Logic和Bit数据类型。图20-2为本例中多路选择器的仿真波形图： 3、译码器（Decoder）： 译码器（Decoder）的输入为N位二进制代码，输出为2N个表征代码原意的状态信号即输出信号的2N位中有且只有一位有效。常见的译码器用途是把二进制表示的地址转换为单线选择信号。下面例20-3-1为一个3-8译码器的VHDL源代码模型： 下图20-3为本例中3-8译码器的仿真波形图： 图20-3 3-8译码器的仿真图形 4、编码器（Encoder）： 编码器（Encoder）的行为是译码器行为的逆过程，它把2N个输入转化为N位编码输出。有的编码器要求输入信号的各位中最多只有一位有效，且规定如果所有输入