VHDL及数字集成电路设计VHDL1-4.ppt

进程语句的对比： always @ (敏感条件) begin … 顺序语句 … end 1.4 数字系统的进程表达 process process（敏感量表） 变量设置 begin … 顺序语句； … end process； VHDL Verilog HDL 进程语句的对比： module port设置 wire设置—always外赋值 reg设置—always中赋值 always @ (敏感条件) begin 顺序语句 end 1.4 数字系统的进程表达 process entity port设置 architeture signal设置 process（敏感量表） variable设置 begin 顺序语句； end process； VHDL Verilog HDL 赋值语句的对比： 连续赋值语句 … always @ (敏感条件) begin 非阻塞赋值语句 阻塞赋值语句 end 1.4 数字系统的进程表达 process architeture signal赋值语句 … process（敏感量表） begin 信号赋值语句 变量赋值语句 end process； … VHDL Verilog HDL 连续赋值：独立的并行语句，为信号赋值 assign y = f (a,b,c); 非阻塞赋值：always内的赋值，具有信号赋值特点，所有赋值在子程序结束时才实现 y = f (a,b,c); 阻塞赋值： always内的赋值，具有变量赋值特点，根据语句排列顺序及时实现 y = f(a,b,c); 1.4 数字系统的进程表达 process 赋值语句的对比： VHDL: 使用signal和variable将硬件连接与数据存储概念明确区分，而对信号赋值的控制性则采用进程外的并行赋值和进程内的顺序赋值进行区分； Verilog HDL: 使用wire和reg将直接赋值对象与受控赋值对象区分开，而对reg则采用always内的非阻塞赋值和阻塞赋值区分其是否具有硬件连接意义；为避免驱动冲突，应谨慎使用非阻塞赋值。 1.4 数字系统的进程表达 process 赋值语句的对比： 由于进程内部采用软件编程，则可以将软件语言中各种运算控制方式引入到运算的表达中： 条件分支：二分支控制 选择分支：多选择控制 循环控制：有限循环、条件循环 wait控制：条件、延时 寄存器控制：边沿检测控制 进程中对运算的控制 1.4 数字系统的进程表达 process if 布尔表达式1 then 顺序语句1 elsif 布尔表达式2 then 顺序语句2 …… elsif 布尔表达式n then 顺序语句n else 顺序语句(n+1) end if； 条件判断语句：if-then-else 语句 1.4 数字系统的进程表达 process 条件判断语句：if-then-else 语句 1.4 数字系统的进程表达 process 每组then_else在运算流程中形成一个二分支路由判断，功能类似条件赋值语句when_else； 这种分支架构可以重叠进行，形成运算网络架构，也可以对运算进行优先排序； 当某个then表达对信号的赋值，缺少else的对应时，则表达对该信号进行寄存，可以综合形成寄存器。 条件判断语句特点 1.4 数字系统的进程表达 process 例:优先编码器的表达 architecture rtl of priority is begin process (a) begin if a(7)=1 then y=111; elsif a(6)=1 then y=110; elsif a(5)=1 then y=101; elsif a(4)=1 then y=100; elsif a(3)=1 then y=011; elsif a(2)=1 then y=010; elsif a(1)=1 then y=001; else y=000; end if; end process;end rtl; 1.4 数字系统的进程表达 process case 表达式 is when 选择值1 = 顺序语句1； when 选择值2 = 顺序语句2； when others = 顺序语句3； end case； 选择分支语句：case 语句 1.4 数字系统的进程表达 process 例：7段译码器 architecture rtl of seg7