消除高速串行链路的时钟抖动.pdf

消除高速串行链路的时钟抖动 作者：Hamed Sanogo 现场应用工程经理 Maxim 公司 随着新一代串行数据标准成功地从快速过渡到超高速，设计人员需要花费大量时间考虑这些 高速信号的模拟设计，只是简单关注 1、0 数字域信号远远不能满足实际要求。为了找到潜 在的问题并加以解决，从而避免现场应用出现这些问题，设计人员必须检查实际设计参数。 信号完整性(SI)工程师必须降低或消除时钟抖动对系统性能的影响。本文讨论了针对典型速 率为 1Gbps 或更高速率的高速串行数据链路的简单、实用方法。 高速串行链路的特性取决于 SI 工程师发现问题、理解问题以及解决抖动问题的能力。在本 文讨论中，我们假设 PHY(物理层)和 SerDes(串行器-解串器)器件的时钟和数据恢复(CDR) 电路与兼容于设备的应用标准。在串行通信系统中，CDR 从数据流中恢复时钟信号。所以， 关键的操作是从串行数据流中提取数据，并将其与数据发送器时钟同步。发送器总会在一定 程度上造成恢复时钟的抖动，我们假设这种影响极小。为简单起见，假设恢复时钟的任何明 显抖动都将耦合到电缆链路(作为 EMI)或 PCB(作为串扰)。 “抖动传输”、“抖动容差”和“所产生的抖动”是重要的测量指标，而它们对 PHY 和 SerDes 的影响要比对系统通道的测试影响更大。假设设计中使用的器件满足设备级测试要 求。由此，我们将主要考虑整体系统，寻求一种方法在接收器端可靠采集串行数据，我们将 考虑系统通道的特性，而非器件的特性。这样一个通道(图 1)包括发送器 PHY、FR4(PCB 材 料)、连接器、屏蔽电缆、连接器、FR4 和接收器 PHY。 图 1：包括 FR4 (PCB 材料)、电缆、连接器以及另一端 FR4 的通信链路。 嵌入式电信卡(一块混合信号电路板)用于采集本文涉及的测量数据，该电路是“无线通信单 元”的一部分。无线通信单元通过通用的公共无线接口(CPRI)连接到基站，CPRI 是基站与 无线通信单元之间进行数据传输的新标准。CPRI 的一个物理层包括无线数据(IQ 数据)及管 理、控制和同步信息。对于本文介绍的应用，CPRI通信工作在速率为 1.2288Gbps 串行链路。 然后对该串行链路进行特性分析和测量，阐明本文采用的抖动测试。 抖动因素 为了达到高速串行通信接口的性能要求，关键问题是理解抖动指标、找到引起抖动的原因并 消除它的影响。虽然本文的主题不是抖动，但是，在串行通信链路讨论中难免会提及抖动问 题。所以，这一章节的讨论适用于那些对抖动不太熟悉的读者。 抖动定义为信号沿偏离其理想位置的变化，用时间表示。重要的是，抖动指的是数字信号边 沿与其理想位置在时间上没有对准(图 2)。抖动也可以看作是数字信号不希望出现的相位调 制。SI 工程师在开始设计时就必须理解一个基本前提：满足串行链路数据率而不满足其抖 动指标要求的接收器无法保证系统的可靠工作。因此，抖动特性对于确保系统的误码率(BER) 处于可接受的水平至关重要。抖动会影响到定时裕量和同步，同时还会造成其它许多问题。 图 2：以单脉冲表示，抖动定义为信号边沿的偏差。 作为输出跳变时偏离其理想位置的误差，抖动是衡量串行链路时钟和数据信号非常重要的参 数指标。抖动增大会造成数据误码。值得注意的是，对硬件系统进行任何时域测量也只能达 到用于数据采集的采样信号的水平。目前的串行通信系统选择