第五章-无RTOS有中断之基本IP包装(Wrapping).pptVIP

無RTOS與中斷之基本IP包裝(Wrapping) General Systems LAB/系統晶片實驗室 國立高雄第一科技大學 陳朝烈 教授 崑山科技大學 吳俊慶 鄭宇良 目錄 中斷訊號輸出至Debug Port實驗 中斷訊號輸出至Debug Port實驗 5.1.1 FPGA固定時間發出中斷訊號 發展平台： CDK AMBA/FPGA Platform Development Kit 實驗目的： 了解中斷 學會如何外接LED做簡易的Debug 實驗項目： 將中斷訊號輸出至Debug Port上 FPGA發出中斷訊號並將寫入Data顯示至Debug Port 實驗流程與結果 5.2.1 FPGA Debug Port 5.2.2 IP包裝(Wrapping)之方塊圖 5.2.3 IP包裝(Wrapping)之流程圖 5.2.4 實作FPGA Code 5.2.5 測試結果 5.2.5 測試結果 5.2.5 測試結果 實現硬體中斷 5.3.1 實作硬體中斷FPGA Code 5.3.1 實作硬體中斷FPGA Code * FPGA固定時間發出中斷訊號 ……………………………………… 4 實驗流程與結果 FPGA Debug Port…………………………………………………… 6 IP包裝(Wrapping)之方塊圖 ……………………………………… 7 IP包裝(Wrapping)之流程圖 ……………………………………… 8 實作FPGA Code……………………………………………………… 9 測試結果 …………………………………………………………… 10 實驗實現硬體中斷 實作硬體中斷FPGA Code …………………………………………… 14 J10 Data Latch Ctrl Data Latch Data Out Ctrl IP Ready Ctrl HRDATA S_HREADY HWDATA HADDR control TIMER ES0_INT HRESETn HCLK FPGA Debug LED WLED 判斷 Enabled訊號 判斷是否有資料寫入 Data Latch 將DATA輸出 至HRDATA 由SEL、TRANS、READY 三個訊號 共同產生Enabled訊號 輸出READY 收Bus上的 控制訊號 將READY 設為LOW Y Y N N Ctrl Data Latch 將READY 設為HIGH 判斷 計數值 計數 中斷 將DATA輸出 至WLED Y N 計數器， 固定時間產生中斷訊號 將中斷訊號送往Debug Port 中斷次數8bit 中斷訊號 1 0 0 0 0 0 1 1 0 中斷次數8bit 中斷訊號 0 0 0 0 0 1 1 0 0 中斷次數8bit 中斷訊號 0 0 0 0 1 0 0 0 0 計數器， 固定時間產生中斷訊號 將中斷訊號送往Output 將Data Latch的同時，也將Data送往 Debug Port * * *