2010年 EDA_Exercise.doc

PartI、仿真与验证部分（Ex1~4选作2） 涉及工具：modelsim、NCverilog/VerilogXL、VCS、Leda、nLint、verdi等 Ex1：设计一个超前进位4位加法器。（4） 目的：1）掌握组合逻辑设计模块的实例化； 2）学习testbench检测内部子模块信号的方法 3）能够使用仿真器（modelsim/verilog/VCS）检查语句覆盖率。 4）学会使用脚本运行仿真 要求：1）采用verilog语言设计一款4位超前进位加法器，能够完成两个4位数据的加法，最低位加法包含进位。（可采用将1位加法器模块多次例化的方法） 2）设计该加法器的testbench，采用for循环，遍历所有情况，完成仿真测试，代码覆盖率100％。 Ex2：设计模可变的可逆循环加法计数器。（8） 目的：1）学习使用verilog语言描述算法； 2）验证时序逻辑的testbench设计 3）了解仿真器（modelsim/verilog/VCS）对时钟沿的处理。 要求：1）采用verilog语言设计一款模为60和模为24的可变模计数器，通过输入信号选择计数器的模；通过输入信号控制，能够实现加“1”、减“1”计数；计数器设置置数端，确定计数起点，复位后固定为“00”。计数满60或24后，计数值返回零。 2）计数器采用异步清零。 3）设计该计数器的testbench，完成仿真测试。 Ex3：设计一个两位十进制数（BCD码）到二进制数的相互转换。（8） 目的：1）学习使用verilog语言描述算法； 2）验证时序逻辑的testbench设计 3）比较不同实现方法的优越，体会verilog语言与硬件结构的对应关系。 要求：1）分组采用不同方法实现两位十进制数（BCD码）到二进制数的转换。 2）实现2位二进制数到十进制数（BCD码）的转换。 3）结果采用寄存器输出。 4）设计testbench，完成仿真测试，并报告代码覆盖率。 Ex4：设计一个按键消除抖动模块。（8） 目的：1）学习使用verilog语言描述时序逻辑； 2）学习时序逻辑的testbench设计 3）了解仿真器（modelsim/verilog/VCS）对时钟沿的处理。 要求：1）采用verilog语言设计一个按键消除抖动模块，消除由于机械原因带来的按键不良接触。每个时钟上升沿的时候检测一次按键是否按下，即按键所送的值是否为“1”，若在10ms的检测时间内，按键所送的值始终为“1”，则说明，按键确实按下；若在10ms内，所送的值由“1”变为“0”，则说明按键的闭合是机械不良接触引起的，系统所接收的按键值依然为“0”。 2）采用时钟50MHz，上升沿触发。 3）设计testbench，完成仿真测试。 PartII、综合与一致性检查（Ex8必做，Ex5～7选作2） 涉及工具：DC、Leda、nLint、Formality、Conformal（暂无）等 Ex5：设计2位十进制数的8段数码管显示，上述Ex2结果输出到该8段数码管。（8） 目的：1）学习同步电路设计 2）学习时序逻辑模块划分、group/ungroup以及约束技巧 3）对设计进行可综合性检查。 要求：1）采用verilog语言设计2位十进制数的8段数码管显示。 2）采用同步扫描电路，对2个数码管的控制端口进行扫描，使得同一个时刻只有一个数码管亮，每隔0.5ms扫描一次，由于眼睛的视觉停留效应，会使得显示结果达到2位同时亮的效果。这样可以节省1/2的电能消耗。 3）用Leda或者nLint .完成代码可综合性检查。 Ex6：设计一款分频器，完成对输入时钟的5分频。（8） 目的：1）掌握分频器设计，了解多时钟在综合时的处理办法 2）学会使用DC环境配置、约束、综合以及取得结果及其报告 要求：1）采用verilog语言设计分频器，完成对输入时钟20MHz的5分频。 2）分频后的占空比为50％。 3）仿真测试，并采用smic 0.35um工艺在Synopsys DC平台完成电路综合，给出结果的面积报告。 Ex7：