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一种高性能CMOS电荷泵设计 　　摘要：设计了一种用于电荷泵锁相环的CMOS电荷泵电路。电路中采用三对自偏置高摆幅共源共栅电流镜进行泵电流镜像，增大了低电压下电荷泵的输出电阻，并实现了上下两个电荷泵的匹配。为了消除单端电荷泵存在的电荷共享问题，引入了带宽幅电压跟随的半差分电流开关结构，使电荷泵性能得以提高。设计采用0.18-μm标准CMOS工艺。电路仿真结果显示，在0.35V到1.3V范围内泵电流匹配精度达0.9％，电路工作频率达250MHz。 　　关键字：电荷泵，锁相环，自偏置共源共栅电流镜，电压跟随 　　 　　Design of a High-performance CMOS Charge Pump 　　 　　DUAN Ji-hai , GU Ge , QIN Zhi-jie 　　（School of Information Communication, Guilin University 　　of electronic Technology, Guilin 541004） 　　 　　Abstract:A CMOS charge pump for CPPLL is designed. Through the current mirror image from three blocks of the cascade current mirrors with self-bias and wide-swing, the output impedance of the circuit is increased, and the current matching is also improved. In order to reduce the charge sharing, a semi-differential-type current switch with a voltage-follower is employed. The circuits is verified with Spectre simulator in 0.18-μm standard CMOS process, and the simulation shows that the current matching precision is up to 0.9% during 0.4V~1.3V, while the operation frequency, 250MHz. 　　Keywords: Charge pump; Phase-locked loop; Self-bias cascade mirrior; Voltage-follower 　　 　　1引言 　　 　　CMOS电荷泵锁相环电路（Charge Pump Phase-locked Loop, CPPLL）具有高速、低功耗、低抖动、低成本等优点，在频率合成、时钟恢复等电路中被广泛采用。作为电荷泵锁相环里的一个关键模块，电荷泵在电路实现时，却往往存在着开关延迟、充放电电流失配、电荷注入及电荷共享等非理想效应。对于高性能锁相环的设计而言，应尽量减小相位噪声及杂散[6]的产生，使输出电流更平滑，输出电压谐波分量更低，减小开关延迟。本文提出了一种基于伪差分结构的具有高输出阻抗和高充放电流匹配率的电荷泵电路。 　　 　　2电荷泵设计分析 　　 　　电荷泵主要功能[3]是将鉴频鉴相器（PFD）的输出信号UP和DOWN转换为模拟的连续变化的电压信号，用于控制压控振荡器（VCO）的??荡频率。当PFD的UP输出信号起作用时，电荷泵的电流源对环路滤波器进行充电，VCO的压控端电压升高，VCO的振荡频率也相应改变，反之，DOWN信号使电荷泵电流沉对环路滤波器进行放电，VCO的压控电压信号降低。当VCO振荡频率和相位与参考信号相同时，电荷泵的输出信号应该保持一个常值。但是传统的电荷泵（如图1所示）存在多种非理想效应，比如电荷泄漏、充放电电流失配、电荷共享、泵开关的延迟等[1][7]。一个好的电荷泵设计应该力求把以上情况降到设计规范之内。 　　 　　 2.1 电流失配 　　当UP和DOWN信号控制电荷泵充放电时，会产生电流失配和泵开关时间延时问题。由此引起的系统相位偏差表达式如（1）所示[1][7]： 　　 其中，Δton、Tref、I和ΔI分别表示PFD开通时间、参考时钟周期、CP电流和充放电流偏差。从上式得知： Tref不变的情况下，减小ΔI、Δton和增大I有利于减小系统相位偏差。但是为了克服PFD的死区效应，我们一般需要保持一定的开通时间,所以，减少失配电流和增大电荷泵电流是减小PLL相位误差的行之有效的手段。 　　 　　 2.2 电荷共享 　　由于电荷泵