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三阶自偏置锁相环数学建模与稳定性分析 　　摘要:在集成电路中,锁相环位于系统时钟树的最顶端,其稳定性和抖动特性直接决定了整个芯片的性能。高阶锁相环在减小抖动的同时,也给稳定性设计带来了更大的挑战,且系统参数选择将更为复杂。本文基于一款三阶自偏置锁相环进行分析,建立了系统级数学模型,量化的分析了该系统性能参数。根据此数学模型,建立了波特图,分析了该锁相环的系统稳定性,并对如何确定滤波器参数做了分析。基于此数学模型,设计了输出频率为400MHz-2GHz的高性能锁相环。 　　关键字:锁相环;数学建模;稳定性分析 　　 　　1概述 　　 　　在VLSI系统中,锁相环常被用于生成高频时钟。由于系统工作频率在不断的升高,锁相环的输出频率也必须相应的提高,此外随着工艺尺寸的缩小,晶体管集成度在不断增加,PLL需要工作在更嘈杂的噪声环境中,电荷注入和时钟馈通等带来的纹波也增加了锁相环的抖动,所有这些都使得锁相环的低抖动设计面临着更大的挑战。 　　在文献[1]中,John G. Maneatis提出了一款2阶自偏置锁相环,该系统具有大的工作带宽,优良的低抖动特性和很好的鲁棒性能。但是不足的是该PLL仍然是二阶系统。二阶系统滤波器设计简单,系统稳定性较好,但是对噪声的抑制效果远没有高阶的好,不能满足更高要求的低抖动设计。 　　高阶锁相环可以有效地衰减高频分量和抑制纹波,具有较好的低抖动性能,但是高阶锁相环存在多个极点,极大的增加了系统稳定性的设计难度。在系统级对PLL进行稳定性分析以及滤波器参数选择也变得更加复杂。本文将基于一款三阶自偏置锁相环进行分析,建立其系统级数学建模,推导出该锁相环的性能参数,并根据此数学模型,得到系统响应的波特图,依此分析了该系统的稳定性,并由此来确定滤波器的参数。利用数学模型可以简洁准确的分析系统特性,并有效的指导电路设计。 　　本文第2节介绍了三阶自偏置锁相环的结构,第3节建立了其的数学模型并量化分析其系统性能参数,第4节中,利用波特图分析了该系统的稳定性能,第5节给出了系统级和电路级的仿真结果。 　　 　　2三阶自偏置锁相环的结构 　　 　　三阶自偏置电荷泵锁相环的结构如图1所示,它由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)、偏置电路(BG)和一个N分频器构成。与传统的锁相环不同的是,这里增加了一个偏置电路(BG)部件,该部件可以自己选择最佳工作偏置点,该偏置点只与工作频率相关[1]。 　　 如图1所示,PFD检测VCO分频后的时钟与参考时钟之间的相位差,其检测结果驱动着电荷泵充电或者放电。环路滤波器将电流转换成控制电压,并滤掉交流电压分量,产生一个稳定的控制电压给偏置电路,偏置电路产生一个对噪声不敏感的VCO控制电压。当锁相环锁定时,VCO就会产生一个N倍于参考时钟振荡频率的稳定时钟。 　　在现在的VLSI设计中,各种各样的噪声增加了低抖动的设计难度。此外,在PFD检测到相位差时,电荷注入和时钟溃通都引起较大的纹波,增加了抖动。出于低抖动性能的考虑,环路滤波器(LF)用了二阶滤波器代替了常用的一阶滤波器,所以整个锁相环是一个三阶负反馈系统,这样可以有效地抑制温波,减小抖动。接下来的两章,将详细介绍该锁相环的数学建模和稳定性分析。 　　 　　3数学建模 　　 　　锁相环可以用一个连续时间负反馈系统来表示,其性能可转移到频域区分析。本章首先将建立频率响应函数,根据响应函数得到详细的性能参数。 　　 　　 3.1 环路滤波器(LF)响应函数 　　环路滤波器的作用是将电流转换成电压,同时滤除高频噪声,对锁相环的性能起决定性作用。现代锁相环中一般采用结构简单的无源滤波器,这里我们使用了两阶滤波器,如图2所示。 　　 图2是一个二阶无源阻抗型的滤波器,是一个将电流转换到电压的积分电路,其传递函数为: 　　F■(s)=■ (1) 　　 　　 3.2 PLL系统响应函数 　　该PLL是一个三阶负反馈系统。我们设定I■为电荷泵的电流,K■为电荷泵的增益,N为分频系数。输出函数P■(s)与P■(s)输入的关系可以写为: 　　P■(s)=(P■(s)-P■(s)/N) 　　×■■K■■(2) 　　 由此可以得到PLL系统闭环传输函数Hclose(s)和开环传输函数Hopen(s)分别是: 　　H■(s)=■ 　　=■(3) 　　H■(s)=■■(4) 　　 　　 3.3 量化分析 　　 在传统的锁相环中,I■ 和R都是定量,这使得决定系统性能的两个参数ζ(阻尼因子)和 ωN(带宽)也是一个定值。为了减小抖动,要求带宽越大越好,但是为了保证系统的稳定性,带宽需要做到工作频率的十分之一以下[1]。这就导致了稳定性和抖动性能之间